SLG47910

特長

コンフィギュラブルロジックの高密度配列
- 1120 6入力、2出力LUT
- 1120 Dフリップフロップ(DFF)
- 5kb分散メモリ
- 32kb ブロックランダムアクセスメモリ (BRAM)
- NVMおよび/またはSPIインターフェースを介して構成可能
50MHzオンチップ発振器
フェーズ・ロック・ループ(PLL)
- 外部ソースまたは内部50MHz発振器からの入力
電源
- V_DDIO:1.71V〜3.465V
- V_DDC:1.1V ± 5%
パワーオン・リセット (POR)
GPIO数
- 19本のGPIOをQFNパッケージに実装
ビットストリームセキュリティ機能
- 巡回冗長検査(CRC) - OTP設定のみ
動作温度範囲:-40°C〜+85°C
RoHS対応／ハロゲンフリー
利用可能なパッケージ
- 24ピンQFN:3.0mm x 3.0mm、0.4mmピッチ

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SLG47910Vブロック図

説明

SLG47910V ForgeFPGAは、一般的なFPGAアプリケーション向けに小型で低消費電力のコンポーネントを提供します。このデバイスを使用して、ワンタイムプログラマブル(OTP)不揮発性メモリ(NVM)をプログラムし、SLG47910Vの相互接続ロジック、IOピン、およびマクロセルを構成することにより、回路設計を行います。この柔軟性の高いデバイスにより、さまざまなFPGAアプリケーションを非常に小型で低消費電力の集積回路内に設計できます。

このデバイスは、低密度FPGAの領域に革命をもたらしています。 SLG47910V ForgeFPGAは、堅牢で充実した機能セットと、低消費電力、低価格、無料で使いやすい開発ソフトウェアを組み合わせることで、だれでも手軽に低密度FPGAの開発をスタートできます。

メリット

超低消費電力により、最も要求の厳しいウェアラブルおよび電力に制約のあるアプリケーションでも使用可能
小型パッケージサイズで、非常に柔軟性の高い設計を実現
高度な 6 入力 2 出力ルックアップテーブル (LUT) 構造により、使用頻度の高い設計の効率が向上
あらゆるお客様にお使いいただける低く抑えた価格設定

パラメータ

属性	値
Vddc	1.05 - 1.15
Vddio	1.71 - 3.465
GPIOs (#)	19
Look-up Table (LUTs)	1120
D Flip-flops (DFFs) (#)	1120
BRAM (kbit)	32
Distributed Memory (kbit)	5
Vddio Domains (#)	1
LVDS Channels (#)	0
On-chip Oscillator	Yes
On-chip Oscillator Freq.	50MHz
PLLs	1
Configuration Modes	SPI Controller, SPI Target, OTP
Memory Type	OTP
Temp. Range (°C)	-40 to +85°C
Sleep/Reset Mode Current (µA)	14
Static State Iddc (µA)	52
Special Features	Sleep Mode

パッケージオプション

Pkg. Type	Pkg. Dimensions (mm)	Lead Count (#)	Pitch (mm)
STQFN	3.0 x 3.0 0.4 pitch	24	0.4

アプリケーション・ブロック図

スマートワイヤレス壁掛け時計

コンパクトで低コストのクロック設計により、桁数のスムーズな移行と明るさの自動調整が可能です。

その他アプリケーション

センサーデータの集約とパイプライン化
プロトコル変換
グルーロジックとエッジ処理
高度なパワー・シーケンシング
コンシューマ製品
データ通信機器
ノートPCとタブレットPC

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パワーグリーンパック

SLG46580

GreenPAKプログラマブル・ミックスドシグナルIC、VDD範囲：2.3～5.5V、9 GPIO、4 ACMP、I2C、4x LDO、ASM（8ステート）

データシート

Bluetooth Low Energy

DA14531

SmartBond TINY 超低消費電力Bluetooth 5.1システムオンチップ

データシート

光センサ

ISL76682

車載用低消費電力、高感度、I²Cインタフェース付き光デジタルセンサ

データシート

GreenPAKプログラマブルデジアナ混載製品

SLG47528

GreenPAKプログラマブル・ミックスド・シグナル・マトリクス、VDD Range: 1.71-5.5V、17 GPIOs、4 ACMPs、I2C、ASM (8 States)、Dual Supply VDD2 Range: 0.95-1.98V

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型名	状態	サンプル	長期供給	在庫	パッケージ	参考価格（米ドル）	Lead Count (#)	Carrier Type	Temp. Range (°C)	Country of Assembly	Country of Wafer Fabrication
SLG47910V	Active	Available	2039 May	在庫切れ	STQFN	1ku \| $1.665	24#	Tape & Reel	-40 to +85°C	TAIWAN	TAIWAN

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GreenPAKプログラマブルデジアナ混載製品

SLG47528

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フィルター

アプリケーションノート
英語
AN-FG-027 Using Placement Constraints in ForgeFPGA Designs
PDF 905 KB R19AN0461EU0100 Rev.1.00 2026年3月05日
Placement constraints are used to control where a particular logic block needs to be placed in the floorplan for optimum results. This application note explains how to use the constraint rules or limitations during the physical design phase of the design. It covers the two key aspects of the concept used in setting placement constraints, i.e., placement group and placement region.
関連ファイル：
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アプリケーションノート
英語
AN-FG-026 How to Use Full-Chip Simulation in ForgeFPGA Design
PDF 670 KB R19AN0460EU0100 Rev.1.00 2026年3月05日
The ForgeFPGAs can be used to verify the operation of an entire digital system at the RTL level. This application note describes how to create the Full-Chip Model for a particular design and use it to verify the functionality. This approach makes it possible to trace the interaction between all modules in the silicon and detect potential errors early in the development process before prototyping with actual hardware.
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マニュアル－ハードウェア
英語
ForgeFPGA Configuration Guide
PDF 1.94 MB R19US0005EU0250 Rev.2.50 2026年1月29日
PCB設計ファイル
英語
ForgeFPGA Altium Library
ZIP 760 KB 2025年12月23日
The ForgeFPGA Altium Library is a collection of schematic symbols and physical PCB footprints for Renesas' ForgeFPGA programmable mixed-signal ICs that are available for use within the Altium Designer software environment. The library allows engineers to easily incorporate these devices into their PCB designs using industry-standard CAD tools.
ガイド
英語
ForgeFPGA Workshop User Guide
PDF 5.14 MB R19US0007EU0202 Rev.2.02 2025年12月01日
The ForgeFPGA™ Workshop works for the parts in Renesas’ ForgeFPGA Family and is part of the Go Configure™ Software Hub. This document includes the features and functionalities that can be used to design and program any Renesas ForgeFPGA part.
アプリケーションノート
英語
AN-FG-003 Macrocell Editor
PDF 568 KB R19AN0303EU0102 Rev.1.02 2025年10月15日
The Macrocell Editor in the ForgeFPGA™ design environment enables users to create digital logic schematics by connecting pre-built logic and IP blocks, with automatic generation of synthesizable Verilog code. Using the SLG47910 device as an example, this application note demonstrates each step—from device setup and schematic design to code generation and synthesis—through a simple 2-bit adder project. This graphical approach speeds development and offers an intuitive alternative to manual HDL entry.
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アプリケーションノート
英語
AN-FG-020 How to Design I2C Module
PDF 1.3 MB R19AN0407EE0100 Rev.1.00 2025年6月27日
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アプリケーションノート
英語
AN-FG-019 Clock Behavior on Startup and Power Up/Down
PDF 777 KB R19AN0398EE0100 Rev.1.00 2025年4月14日
AI生成コンテンツ: The document explains the behavior of oscillator (OSC), phase-locked loop (PLL), and Logic-As-Clock (LaC) blocks during startup, power-up, and power-down under various register configurations. It details synchronous and asynchronous enabling/disabling methods to avoid metastability issues, showing how clock outputs respond with delays or immediate stops depending on settings. Examples use frequency dividers to illustrate clock output timing, with design files provided for practical implementation. The document also includes signal behavior diagrams and discusses power control signals and status indicators for precise clock management.
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データシート
英語
SLG47910 Datasheet
RECOMMENDED
PDF 1.78 MB R19DS0120EU0105 Rev.1.05 2025年4月07日
AI生成コンテンツ: The SLG47910 is a small, low-power component for FPGA applications. It features 1120 5-bit LUTs, 1120 DFFs, 5kb distributed SRAM, and 32kb embedded SRAM. It supports internal OTP NVM and external SPI Flash Memory for configuration. The device is suitable for consumer electronics, data communications, handheld devices, and industrial applications.
アプリケーションノート
英語
AN-FG-018 How to Use Distributed Memory as a RAM
PDF 474 KB R19AN0395EE0100 Rev.1.00 2025年3月24日
AI生成コンテンツ: A dual-port RAM can be efficiently implemented using distributed memory resources in the SLG47910V ForgeFPGA device. This design leverages LUTs as small RAM blocks to achieve high-speed, low-latency memory ideal for compact FPGA applications. The application note provides Verilog code, simulation waveforms via GTKWave, and step-by-step guidance using the ForgeFPGA Workshop. It also covers floorplan utilization, logic analyzer setup, and customizable parameters such as RAM width, depth, and operation mode.
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アプリケーションノート
英語
AN-FG-017 How to Use Distributed Memory as a ROM
PDF 432 KB R19AN0394EE0100 Rev.1.00 2025年3月24日
AI生成コンテンツ: Distributed memory in the SLG47910 device can be configured as a ROM by defining fixed data values in Verilog using an initial block. The ROM stores constant data such as lookup tables or firmware and is implemented efficiently using LUTs. The design includes signals for clock, reset, read enable, and read address. Verilog code synthesizes the ROM, which outputs data with a one-clock cycle delay after read enable is asserted. The design files and simulation waveforms support verification using ForgeFPGA Workshop and GTKWave. Resource utilization and logic analyzer outputs demonstrate practical implementation.
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アプリケーションノート
英語
AN-FG-016 Ultrasonic Sensor Measurement
PDF 546 KB R19AN0317EU0100 Rev.1.00 2024年8月06日
AI生成コンテンツ: The document explains how to use ForgeFPGA SLG47910 and Power GreenPAK SLG46582V to build a standalone demo board that measures distance using an Ultrasonic Sensor US-100 and displays the result on a 4-digit seven-segment display. The board includes a 3x-rail power sequencer controlled by the GreenPAK device, with status indicated by three LEDs. The display shows distance in centimeters and special codes "CLS" and "FAR" for objects too close or too far. The design includes Verilog code for sensor interfacing and power sequencing. Design files, including Verilog modules and schematics, are provided for implementation and further development.
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アプリケーションノート
英語
AN-FG-006 How to Drive PLL from Oscillator
PDF 374 KB R19AN0306EU0101 Rev.1.01 2024年7月31日
AI生成コンテンツ: The document explains how to drive a Phase-Locked Loop (PLL) using either an internal 50 MHz oscillator or an external clock via GPIO2 on the SLG47910 device. It details the input signals for selecting the clock source, bypassing the PLL, and setting divider values to control output frequency. The PLL output frequency is calculated based on reference clock, feedback divider, reference divider, and post-dividers. The document includes Verilog code for implementation, hardware requirements, and design considerations to achieve stable and configurable clock outputs.
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アプリケーションノート
英語
AN-FG-014 How to Use Lock Bits on ForgeFPGA
PDF 669 KB R19AN0312EU0101 Rev.1.01 2024年7月31日
AI生成コンテンツ: The document explains how to protect intellectual property by locking non-volatile memory (NVM) on the SLG47910V FPGA using ForgeFPGA software. It details designing a pseudo-random number generator (PRNG) based on a linear feedback shift register (LFSR) implemented in Verilog. The PRNG design is verified through a test bench and waveform analysis using Icarus Verilog and GTKWave. Design steps include loading the FPGA device, reviewing Verilog code, assigning IO pins, synthesizing the design, generating bitstreams, and checking resource utilization. Design files and references are provided for practical implementation.
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アプリケーションノート
英語
AN-FG-013 How to Use ForgeFPGA Two Clock Domains SLG47910
PDF 922 KB R19AN0289EU0101 Rev.1.01 2024年7月31日
AI生成コンテンツ: The document explains how to implement and manage two clock domains, Clock_0 and Clock_1, within a single Verilog design for ForgeFPGA devices. It details the FPGA core’s clock architecture, including input and output clock signals, and demonstrates a frequency divider design using these two clocks. The guide covers setting up Verilog code, pin assignments in the IO Planner, and the steps for synthesizing and debugging the design using ForgeFPGA Workshop software. It also includes PLL configuration and clock domain utilization to optimize FPGA resources.
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推奨ドキュメント (1)

データシート
英語
SLG47910 Datasheet
RECOMMENDED
PDF 1.78 MB R19DS0120EU0105 Rev.1.05 2025年4月07日
AI生成コンテンツ: The SLG47910 is a small, low-power component for FPGA applications. It features 1120 5-bit LUTs, 1120 DFFs, 5kb distributed SRAM, and 32kb embedded SRAM. It supports internal OTP NVM and external SPI Flash Memory for configuration. The device is suitable for consumer electronics, data communications, handheld devices, and industrial applications.

データシート (1)

データシート
英語
SLG47910 Datasheet
RECOMMENDED
PDF 1.78 MB R19DS0120EU0105 Rev.1.05 2025年4月07日
AI生成コンテンツ: The SLG47910 is a small, low-power component for FPGA applications. It features 1120 5-bit LUTs, 1120 DFFs, 5kb distributed SRAM, and 32kb embedded SRAM. It supports internal OTP NVM and external SPI Flash Memory for configuration. The device is suitable for consumer electronics, data communications, handheld devices, and industrial applications.

マニュアル、ガイド (6)

マニュアル－ハードウェア
英語
ForgeFPGA Configuration Guide
PDF 1.94 MB R19US0005EU0250 Rev.2.50 2026年1月29日
ガイド
英語
ForgeFPGA Workshop User Guide
PDF 5.14 MB R19US0007EU0202 Rev.2.02 2025年12月01日
The ForgeFPGA™ Workshop works for the parts in Renesas’ ForgeFPGA Family and is part of the Go Configure™ Software Hub. This document includes the features and functionalities that can be used to design and program any Renesas ForgeFPGA part.
マニュアル－ソフトウェア
英語
ForgeFPGA Software Simulation User Guide
PDF 1.45 MB 2024年5月20日
マニュアル－ハードウェア
英語
ForgeFPGA Socket Adapter #1 User's Manual
PDF 1015 KB 2024年5月10日
マニュアル－ハードウェア
英語
ForgeFPGA Advanced Development Board R1.2 User's Manual
PDF 996 KB 2024年5月10日

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アプリケーションノート、ホワイトペーパー (23)

アプリケーションノート
英語
AN-FG-027 Using Placement Constraints in ForgeFPGA Designs
PDF 905 KB R19AN0461EU0100 Rev.1.00 2026年3月05日
Placement constraints are used to control where a particular logic block needs to be placed in the floorplan for optimum results. This application note explains how to use the constraint rules or limitations during the physical design phase of the design. It covers the two key aspects of the concept used in setting placement constraints, i.e., placement group and placement region.
関連ファイル：
サンプルコード
アプリケーションノート
英語
AN-FG-026 How to Use Full-Chip Simulation in ForgeFPGA Design
PDF 670 KB R19AN0460EU0100 Rev.1.00 2026年3月05日
The ForgeFPGAs can be used to verify the operation of an entire digital system at the RTL level. This application note describes how to create the Full-Chip Model for a particular design and use it to verify the functionality. This approach makes it possible to trace the interaction between all modules in the silicon and detect potential errors early in the development process before prototyping with actual hardware.
関連ファイル：
サンプルコード
アプリケーションノート
英語
AN-FG-003 Macrocell Editor
PDF 568 KB R19AN0303EU0102 Rev.1.02 2025年10月15日
The Macrocell Editor in the ForgeFPGA™ design environment enables users to create digital logic schematics by connecting pre-built logic and IP blocks, with automatic generation of synthesizable Verilog code. Using the SLG47910 device as an example, this application note demonstrates each step—from device setup and schematic design to code generation and synthesis—through a simple 2-bit adder project. This graphical approach speeds development and offers an intuitive alternative to manual HDL entry.
関連ファイル：
サンプルコード
アプリケーションノート
英語
AN-FG-020 How to Design I2C Module
PDF 1.3 MB R19AN0407EE0100 Rev.1.00 2025年6月27日
関連ファイル：
サンプルコード
アプリケーションノート
英語
AN-FG-019 Clock Behavior on Startup and Power Up/Down
PDF 777 KB R19AN0398EE0100 Rev.1.00 2025年4月14日
AI生成コンテンツ: The document explains the behavior of oscillator (OSC), phase-locked loop (PLL), and Logic-As-Clock (LaC) blocks during startup, power-up, and power-down under various register configurations. It details synchronous and asynchronous enabling/disabling methods to avoid metastability issues, showing how clock outputs respond with delays or immediate stops depending on settings. Examples use frequency dividers to illustrate clock output timing, with design files provided for practical implementation. The document also includes signal behavior diagrams and discusses power control signals and status indicators for precise clock management.
関連ファイル：
サンプルコード

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図、設計ファイル (1)

PCB設計ファイル
英語
ForgeFPGA Altium Library
ZIP 760 KB 2025年12月23日
The ForgeFPGA Altium Library is a collection of schematic symbols and physical PCB footprints for Renesas' ForgeFPGA programmable mixed-signal ICs that are available for use within the Altium Designer software environment. The library allows engineers to easily incorporate these devices into their PCB designs using industry-standard CAD tools.

Renesas Boards & Kits

SLG7EVBFORGE

1K LUT ForgeFPGA評価ボード

SLG7EVBFORGE ForgeFPGA評価ボードは、コンパクトで使いやすいUSB給電ハードウェアツールで、デザインエミュレーション、プログラミング、リアルタイムテストなど SLG47910V ルックアップテーブル(LUT)ForgeFPGA ICのハードウェアサポートを提供します。この評価ボードは、エミュレーション、V_DDC/V_DDIOレギュレーション、ICプログラミング、および内部UART端子オプションを備えたルネサスのGo Configure™ Software Hubによって制御されます。

本製品にはSLG47910V ForgeFPGA EVBが1台... 続きを読む

推奨ドキュメント:

ForgeFPGA Evaluation Board R2.0 User's Manual

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SLG47910V-SKT

ForgeFPGA SLG47910Vソケットカードキット

SLG47910V-SKTは、SLG4DVKGOCONF Go Configure Development Boardで使用するソケットカードキットです。 SLG47910V-SKTキットにはForgeFPGA™ソケットカード#1(SLG7SC1)、20つのSLG47910V IC、そしてPmod™ LEDアダプターが含まれています。

ForgeFPGAソケットカード#1は、ForgeFPGA集積回路のエミュレーションおよびプロトタイピングのために設計された開発ボードです。このソケットカードは、ForgeFPGAとGo Configure Development... 続きを読む

推奨ドキュメント:

ForgeFPGA™ Socket Card #1 User Manual

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SLG4DVKGOCONF

Go Configure Development Board

Go Configure™ Development Boardは、RenesasのForgeFPGA製品向けの汎用開発ボードで、Go Configure™ Software Hubのすべての機能をサポートします。開発プロセスを迅速かつ簡単に開始できる互換性のあるソケットカードセットも用意されています。このボードは、Renesas FPGAデバイスの迅速なプロトタイピング、評価、開発に最適です。 Go Configure Software Hubと密接に統合されており、設計作成、シミュレーション、デバイスプログラミングのためのグラフィカルインターフェースを提供します。

推奨ドキュメント:

Go Configure™ Development Board User Manual

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フィルター

ソフトウェア／ツール (2)

ソフトウェアパッケージ
日本語
Go Configureソフトウェアハブ
Go Configure Software Hubは、GreenPAK構成可能なミックスド・シグナル・マトリクスやForgeFPGA™デバイスなど、さまざまな製品の開発サポートを提供します。
PCB設計ファイル
英語
ForgeFPGA Altium Library
ZIP 760 KB 2025年12月23日
The ForgeFPGA Altium Library is a collection of schematic symbols and physical PCB footprints for Renesas' ForgeFPGA programmable mixed-signal ICs that are available for use within the Altium Designer software environment. The library allows engineers to easily incorporate these devices into their PCB designs using industry-standard CAD tools.

サンプルコード (1)

サンプルコード
英語
AN-FG-020 How to Design an I2C Module Sample Code
ZIP 405 KB 2025年5月30日
関連ファイル：
アプリケーションノート

読込中

Discover the ForgeFPGA™ family, where efficiency, cost savings, and ultra‑low power consumption are brought together in a simple, accessible way. Designed for applications with modest programmable logic needs, these solutions enable quick integration into cost‑sensitive designs while expanding possibilities through advanced power‑management structures.

ニュース＆ブログ

ブログ

2025年12月17日

複雑さから明快さへ:ForgeFPGAが設計プロセスを簡素化・加速する方法

ナレッジベース

他のベンダーのSPI Flashを使えますか?
... なフラッシュメモリ容量はデバイスによって異なります：SLG47910では少なくとも384kbit、SLG47912/20/21は少なくとも769kbit 適用製品 ...
ForgeFPGAビットストリームを保存するのに必要なSPIフラッシュメモリの容量は？
最終更新日: 2026/03/25 Question: ForgeFPGAビットストリームを保存するのに必要なSPIフラッシュメモリの容量は？ Answer: SLG47910は384 kbitのメ ...
ForgeFPGAの外部フラッシュメモリのインシステムプログラミング(ISP)にはどのような回路が必要ですか?
... ムプログラミング(ISP)にはどのような回路が必要ですか? Answer: SLG47910(STQFNパッケージ)のリファレンス回路図を参照してくださ ...

ナレッジベースからの全ての結果を参照 (7件)

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