| CADモデル: | View CAD Model |
| Pkg. Type: | VFQFPN |
| Pkg. Code: | NLG72 |
| Lead Count (#): | 72 |
| Pkg. Dimensions (mm): | 10.0 x 10.0 x 1.0 |
| Pitch (mm): | 0.5 |
| Moisture Sensitivity Level (MSL) | 3 |
| Pb (Lead) Free | Yes |
| ECCN (US) | EAR99 |
| HTS (US) | 8542.39.0090 |
| RoHS (RC38612A000GN2#BB0) | 英語日本語 |
| Lead Count (#) | 72 |
| Carrier Type | Tray |
| Moisture Sensitivity Level (MSL) | 3 |
| Qty. per Reel (#) | 0 |
| Qty. per Carrier (#) | 168 |
| Pb (Lead) Free | Yes |
| Pb Free Category | e3 Sn |
| Temp. Range (°C) | -40 to 85°C |
| 105°C Max. Case Temp. | 0 |
| Adjustable Phase | Yes |
| Advanced Features | PWM Encoder/Decoder, ToD, 1PPS, DCO, IEEE 1588, JESD204B, JESD204C, T-BC, T-TSC Class C, eEEC |
| Application | Wireless Baseband Unit (BBU), Distributed Unit (DU), Centralized Unit (CU), Radio Unit (RU) |
| Channels (#) | 6 |
| Core Voltage (V) | 2.5V, 3.3V |
| DPLL Channels (#) | 6 |
| Diff. Inputs | 5 |
| Diff. Outputs | 12 |
| Family Name | ClockMatrix |
| Feedback Divider Resolution (bits) | 48 |
| Fractional Output Dividers (#) | 6 |
| Function | Multi-channel DPLL / DCO |
| Input Freq (MHz) | 0.001 - 1000 |
| Input Redundancy | Input Monitor, Digital holdover, Hitless switch, Phase-slope limiting |
| Input Ref. Divider Resolution (bits) | 4 |
| Input Type | HCSL, LVDS, LVHSTL, LVPECL, SSTL |
| Inputs (#) | 10 |
| JESD204B/C Compliant | Yes |
| Lead Compliant | No |
| Length (mm) | 10 |
| Longevity | 2040 4月 |
| Loop Bandwidth Range (Hz) | 0.0001 - 12000 |
| MOQ | 168 |
| Noise Floor (dBc/Hz) | -158 |
| Output Banks (#) | 6 |
| Output Divider Resolution (bits) | 32 |
| Output Freq Range (MHz) | 5.0E-7 - 1000 |
| Output Skew (ps) | 50 |
| Output Type | HSTL, LVCMOS, LVDS, LVHSTL, LVPECL, LVTTL |
| Output Voltage (V) | 1.2V, 1.5V, 1.8V, 2.5V, 3.3V |
| Outputs (#) | 24 |
| Phase Jitter Typ RMS (ps) | 0.15 |
| Phase Noise Supports GSM | No |
| Pitch (mm) | 0.5 |
| Pkg. Dimensions (mm) | 10.0 x 10.0 x 1.0 |
| Pkg. Type | VFQFPN |
| Product Category | ClockMatrix, JESD204B/C, IEEE 1588, Ultra-Low Jitter Clocks (<300 fs RMS), Jitter Attenuators, Network Synchronization, Programmable Clocks |
| Prog. Interface | I2C, SPI |
| Reference Output | No |
| Spread Spectrum | No |
| Supply Voltage (V) | 3.3 - 3.3, 2.5 - 2.5, 1.8 - 1.8 |
| Synthesis Mode | Fractional, Integer |
| Tape & Reel | No |
| Thickness (mm) | 1 |
| Width (mm) | 10 |
| Xtal Freq (KHz) | 25 - 54 |
| 掲載 | No |
RC38612 RANシンクロナイザは、システム内の他の場所でIEEE 1588および同期イーサネット(SyncE)基準ソースにロックされた超低ジッターの精密タイミング信号を再生成し、配信します。 デバイスはワイヤレスベースバンド、DU、CU、RU、フロントホールまたはバックホールネットワーク上のIEEE 1588タイムスタンプユニット(TSU)とSyncEポートを正確に同期させるために使用することができます。 デジタルPLL(DPLL)は、冗長なタイミングソースからの参照間のヒットレスリファレンススイッチングに対応しています。 このデバイスは、バックプレーン間や回路基板間のクロック伝搬遅延を積極的に測定・補正し、システム内のIEEE 1588タイムスタンプユニット(TSU)間で時間誤差を最小限に抑えた正確な時刻と位相を確実に配信するために使用することが可能です。
このデバイスのファミリは複数の独立したタイミングチャネルをサポートしています。このサポートには、IEEE 1588クロックの合成、SyncEクロックの生成、ジッタの減衰、コンバータのSYSREF生成を含む無線クロックの生成があります。 入力から入力、入力から出力、出力から出力の位相スキューをすべて正確に管理できます。 デバイスは最大28GbpsのSERDES、CPRI/OBSAI、SONET/SDH ADC/DAC、IEEE 1588 TSUなどを直接同期させることができる超低ジッタークロックを出力します。
この製品ファミリの他のデバイスについては、ClockMatrix Timing Solutionsのページをご覧ください。