概要

説明

The 9QXL2000B is a 20-output very-low-additive phase jitter fanout buffer for PCIe Gen4 and Gen5. It offers integrated terminations for 85Ω transmission lines with individual output impedance trim and via SMBus registers.
 

特長

  • Low-Power HCSL (LP-HCSL) 85Ω outputs eliminate 80 resistors, saving 130mm2 of area
  • Low-Power HCSL (LP-HCSL) outputs reduce device power consumption by 50%
  • 8 OE# pins configurable to control up to 20 outputs
  • 9 selectable SMBus addresses
  • Spread spectrum compatible
  • 10 × 10 mm 72-VFQFPN package

ドキュメント

Document title Document type
分類
日付 日付
PDF 320 KB データシート
PDF 91 KB アプリケーションノート
PDF 1.99 MB アプリケーションノート
PDF 255 KB アプリケーションノート
PDF 322 KB アプリケーションノート
PDF 480 KB アプリケーションノート
PDF 235 KB アプリケーションノート
PDF 170 KB アプリケーションノート
PDF 495 KB アプリケーションノート
PDF 442 KB アプリケーションノート
PDF 160 KB アプリケーションノート
PDF 120 KB アプリケーションノート
PDF 565 KB アプリケーションノート
PDF 137 KB アプリケーションノート
PDF 2.40 MB 概要
PDF 1.83 MB 概要
PDF 145 KB 製品変更通知
PDF 983 KB 製品変更通知
PDF 101 KB 回路図
19 items

設計・開発

モデル

モデル

タイトル 分類 分類 日付 日付
ZIP 37 KB モデル-IBIS
1 item

サポート

PCIe Gen5 Clock Buffers

Introducing Renesas’ enhanced PCIe clock buffer family. These PCIe Gen5 clock buffers offer fanout and zero-delay operating modes, supporting both legacy systems and the most complex timing trees within a single device. Unlike many existing solutions, whose performance limitations force their use in fanout buffer mode, these clock buffers meet both PCIe Gen5 and prominent CPU-specific phase jitter requirements in all operating modes. The extremely low 50fs rms PCIe Gen5 additive phase jitter enables multi-level cascading within the strict PCIe Gen5 jitter budget. Renesas’ high-performance oscillators and clock generators provide an ideal clock source for the enhanced PCIe clock buffer family. 

For more information about these PCIe Gen5 clock buffers, visit the PCIe timing page.