特長
- Maximum Ratings Supply voltage Vcc: 24 V Junction temperature Tj: from –40 to +150 degrees centigrade
- Electrical characteristics VFB feedback voltage VREF: 2.5 V ± 1.5% UVLO (Undervoltage Lockout) operation start voltage VH: 10.4 V ± 0.7 V UVLO operation shutdown voltage VL: 8.9 V ± 0.5 V UVLO hysteresis voltage Hysuvl : 1.5 V ± 0.5 V
- Functions Boost converter control with continuous conduction mode Interleaving control Frequency modulation (*2) Brownout Phase drop (*1) External clock synchronization input External clock synchronization output (*1) Two modes of over voltage protections Mode 1: Dynamic OVP preventing over voltage after sudden variation of load. Mode 2: Static OVP preventing over voltage in the period of normal operation. Feedback loop wire breaking/open detector Dual over voltage protection circuits (*1): FB and OVP2 terminals Current balance control Phase 1 and Phase 2 independent over current protection Package line-up Pb-free LQFP-40 (R2A20114AFP) Pb-free SOP-20 (R2A20114ASP) Notes: *1 Supported only by R2A20114AFP *2 Frequency modulation periods (dfm) of R2A20114ASP are fixed.
説明
Support is limited to customers who have already adopted these products.
R2A20114AFP/ASP is a boost converter control IC with PFC (Power Factor Correction). Employing continuous conduction mode interleaving PFC, it performs higher efficiency and lower switching noise even for high power use. Interleaving control of the boost converters, namely, producing 180 degrees phase shift between the output signals (GD1, 2) driving the boost converters, enables the system to perform high conversion efficiency and low switching noises and, at the same time, to reduces ripple currents in input and output current and then this allows use of smaller components such as boost inductors, input filters and output capacitors. R2A20114AFP/ASP integrates a various kinds of protection circuits, such as the detection circuit of breaking of wire in feedback loop, two modes of over voltage protection circuits, over current protection circuit and error output circuit (*1 ), which improve the reliability of the power supply system and reduce the number of component parts on the system.
| Part Number | Status | Samples | Stock | RoHS | Package | Budgetary Price (USD) | Country of Assembly | Country of Wafer Fabrication |
|---|---|---|---|---|---|---|---|---|
| R2A20114AFP#W1 | Obsolete | N/A | Out of Stock | RoHS:EN RoHS:JA | LQFP | |||
| R2A20114AFP#W5 | Obsolete | N/A | Out of Stock | Contact | LQFP | 1ku | $5.45 | MALAYSIA | JAPAN |
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- アプリケーションノート英語PDF 1.02 MB R03AN0007EJ0300 Rev.3.00 2014年5月15日AI生成コンテンツ: The document explains the functional blocks of the R2A20114A, focusing on protection features such as over voltage protection (OVP), over voltage protection 2 (OVP2), feedback open loop detection, and over current protection (OCP). OVP uses dynamic and static stages to control MOSFET operation and prevent noise. OVP2 monitors PFC output voltage to stop switching when necessary. Feedback open loop detection disables the GD signal if feedback voltage is too low. OCP disables GD signals when current exceeds a threshold. The drive stage supports two totem-pole outputs with specific peak drivability, and soft start gradually increases ON time via a capacitor on the SS pin, with adjustable timing and discharge conditions.
- アプリケーションノート英語PDF 1.3 MB R19AN0015ED0102 Rev.1.02 2013年7月01日AI生成コンテンツ: The document provides layout recommendations and design rules for a dual port Ethernet PHY device supporting 10Base-T, 100Base-TX, and 100Base-FX. It covers strap pin configuration options for initial start-up settings, detailing the use of pull-up and pull-down resistors, including recommended resistor values and schematic examples. The strap pins function only during power-up or reset, with internal and external resistor configurations advised for noise immunity. Additional chapters address media interfaces, power supply layout, clock input, LED control, and unused pins.
- アプリケーションノート英語PDF 1.21 MB R19AN0014ED0102 Rev.1.02 2013年7月01日AI生成コンテンツ: The document provides layout recommendations and design rules for Dual PHY and Single Channel PHY ASSP devices. It covers strap pin configuration options for initial start-up settings, including pull-up and pull-down resistor values and configurations to ensure stable operation in noisy environments. The layout guidelines include power supply design, differential pair routing, media-dependent interfaces, MAC interfaces, and clock input circuits. Examples and tables illustrate resistor values and schematic configurations for strap pins.
- アプリケーションノート英語PDF 224 KB R03AN0009EJ0100 Rev.1.00 2012年2月22日AI生成コンテンツ: The document explains the internal functions of the R2A20112A IC, focusing on its UVLO block which prevents operation under low voltage, and the 5 V reference voltage used internally. It details the Error Amplifier that stabilizes PFC output voltage, the Zero Current Detection circuit essential for CRM operation, and the RAMP generator that controls PWM ON time using external components. The drive stage outputs pulses to power MOSFETs with specific peak current capabilities and includes driver circuit examples for different MOSFET gate charges.
- アプリケーションノート日本語AI生成コンテンツ: 本資料は、電源制御ICの電気特性や動作パラメータについて説明している。基準電圧、スイッチング周波数、電流検出などの内部機能や、誤差増幅器、ランプジェネレーター、過電流保護の役割を解説する。MOSFETのオン・オフタイミングや入力電圧、出力電圧、電流検出信号の関係も示されている。回路図により動作とタイミングが視覚的に示されている。
- アプリケーションノート英語PDF 397 KB an1684 2004年1月19日AI生成コンテンツ: The document outlines important legal disclaimers and usage guidelines for semiconductor products. It emphasizes user responsibility for product design and safety, disclaims liability for damages, and clarifies no intellectual property licenses are granted. Products are categorized by quality grades with specific application recommendations. Users must comply with laws, avoid unauthorized modifications, and ensure safe use within specified conditions. Contact details for Renesas Electronics sales offices worldwide are provided.
- アプリケーションノート英語PDF 509 KB an1681 2004年1月19日AI生成コンテンツ: The document explains grounding techniques for PCB layouts using a dual op amp example on a single-layer copper board. It compares three grounding schemes: a center spine ground trace, an outer ground plane, and a split/star ground plane, highlighting the benefits of single-point grounding to minimize noise and antenna effects. It emphasizes following current paths, minimizing loop lengths, and ensuring close forward and return paths to reduce interference. The document also includes disclaimers on product use, quality grades, safety, and legal compliance.
- テクニカルアップデート日本語PDF 110 KB TN-SPx-014A 2003年6月23日
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- アプリケーションノート日本語PDF 1.24 MB R03AN0007JJ0301 Rev.3.01 2014年6月04日AI生成コンテンツ: 本資料はR2A20114A ICの内部ブロック構成と保護機能について説明している。電流形成ブロック、基準電圧、発振器、過電圧保護（OVP）、過電流保護（OCP）、低電圧ロックアウト（UVL）、フィードバックループ検出などの保護回路を解説している。CS1とCS2の二重電流検出入力やインターリーブロジックも含まれる。起動シーケンス、ソフトスタート機能、消費電流の典型値も示されている。
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- アプリケーションノート英語PDF 1.21 MB R19AN0014ED0102 Rev.1.02 2013年7月01日AI生成コンテンツ: The document provides layout recommendations and design rules for Dual PHY and Single Channel PHY ASSP devices. It covers strap pin configuration options for initial start-up settings, including pull-up and pull-down resistor values and configurations to ensure stable operation in noisy environments. The layout guidelines include power supply design, differential pair routing, media-dependent interfaces, MAC interfaces, and clock input circuits. Examples and tables illustrate resistor values and schematic configurations for strap pins.
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アプリケーションノート、ホワイトペーパー (8)
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