特長
- High-performance clock RF-PLL with support for JESD204B
- Optimized for low phase noise: -150dBc/Hz (800kHz offset; 245.76MHz clock)
- Integrated phase noise of 63fs RMS typical (12k–20MHz).
- Dual-PLL architecture
- 1st-PLL stage with external VCXO for clock jitter attenuation
- 2nd-PLL with internal FemtoClockNG PLL: 2949.12MHz
- For 3932.16MHz: see 8V19N492-39
- For 3686.4MHz: see 8V19N491-36
- For 2457.6MHz: see 8V19N490-24 and 8V19N491-24
- For 1966.08MHz: see 8V19N490-19
- Five output channels with a total of 15 outputs
- Configurable integer clock frequency dividers
- Supported clock output frequencies include: 2949.12, 1474.56, 983.04, 491.52, 245.76, and 122.88 MHz
- Low-power LVPECL/LVDS outputs support configurable signal amplitude
- Phase delay circuits
- Redundant input clock architecture with two inputs and
- SYSREF generation modes include internal and external trigger mode for JESD204B
- Supply voltage: 3.3V
- Package: 10 × 10 mm, 88-VFQFPN
- Temperature range: -40°C to +105°C (Case)
説明
8V19N492は、FemtoClock® NGジッタ減衰器とクロックシンセサイザを統合し、無線基地局無線装置基板のコンディショニングと周波数/位相管理のための高性能クロックソリューションとして設計されています。 このデバイスは、GSM、WCDMA、LTE、LTE-Aの無線基板実装に必要な優れた位相ノイズ性能を実現するために最適化されています。 デバイスは、JESD204B サブクラス0および1のクロックをサポートしています。
二段構成のPLLアーキテクチャはジッタ減衰と周波数多重の両方をサポートしています。 初段のPLLはジッタ減衰器であり、外付けのVCXOを使用し、位相ノイズ特性を最適化しています。 2段目のPLLはVCXO-PLL出力信号をロックして目標周波数を合成します。
このデバイスは、選択したVCOと低周波同期信号（SYSREF）から高周波クロックを生成することをサポートしています。 SYSREF信号は、内部でクロック信号に同期しています。 システム基準信号とクロック信号の間の位相遅延を調整し制御するための、そして個々の出力信号を調整/遅延させるための遅延機能が存在しています。 冗長化された2つの入力が動作を監視します。 クロック入力の不具合に対応するため、4種類のクロック切り替えモードを搭載しています。 オートロック、個別にプログラム可能な出力周波数分割器、位相調整機能などを追加し、柔軟性を高めています。 8V19N492は、ワイヤレスインフラ、レーダ/イメージング、計測/医療アプリケーションのコンバータ回路の駆動に最適です。 このデバイスは、IDT社の高性能クロックファミリの一員です。
評価ボード、評価材料については、営業担当までお問い合わせください。
パラメータ
| 属性 | 値 |
|---|---|
| Outputs (#) | 15 |
| Inputs (#) | 2 |
| Input Freq (MHz) | 1.92 - 2000 |
| DPLL Channels (#) | 0 |
| JESD204B/C Compliant | Yes |
| Output Freq Range (MHz) | 18.432 - 2949.12 |
| Frequency Plan | 2949.12 / Output_Divider |
| Output Skew (ps) | 0 |
| Adjustable Phase | Yes |
| Noise Floor (dBc/Hz) | -160 |
| Phase Noise Supports GSM | Yes |
| Output Type | LVDS, LVPECL |
| Synthesis Mode | Integer |
| Input Ref. Divider Resolution (bits) | 12 |
| Feedback Divider Resolution (bits) | 12 |
| Output Divider Resolution (bits) | 8 |
| Supply Voltage (V) | 3.3 - 3.3 |
| Input Redundancy | Input Monitor, Auto-switch, Manual switch, Revertive and non-revertive switch, Holdover |
| Advanced Features | Holdover, Phase Delay, Input Switching, JESD204B, Programmable Clock |
パッケージオプション
| Pkg. Type | Pkg. Dimensions (mm) | Lead Count (#) | Pitch (mm) |
|---|---|---|---|
| VFQFPN | 10.0 x 10.0 x 0.9 | 88 | 0.4 |