概要

説明

Along with CSPUA877A or 98ULPA877A DDR2 PLL Provides a fully JEDEC compliant solution for DDR2 RDIMMs for 400, 533, 667 and 800MHz.

特長

  • 28-bit 1:2 registered buffer with parity check functionality
  • Supports SSTL_18 JEDEC specification on data inputs and outputs
  • Supports LVCMOS switching levels on CSGateEN and RESET inputs
  • Low voltage operation: VDD = 1.7V to 1.9V

製品比較

アプリケーション

ドキュメント

分類 タイトル 日付
データシート PDF 492 KB
EOL通知 PDF 783 KB
製品変更通知 PDF 31 KB
3 items

設計・開発

モデル