The 9ZX21901D is a second generation DB1900Z differential buffer for Intel Purley and newer platforms. The part is backwards compatible to the 9ZX21901C while offering much improved phase jitter performance. A fixed external feedback maintains low drift for critical QPI/UPI applications. In bypass mode, the 9ZX21901D can provide outputs up to 400MHz. 

特長

  • 19 HCSL output pairs
  • Fixed feedback path
  • Phase jitter: PCIe Gen4 < 0.5ps rms
  • Phase jitter: UPI 9.6GT/s < 0.1ps rms
  • PLL or bypass mode; PLL can dejitter incoming clock
  • 9 selectable SMBus Addresses
  • 8 dedicated OE# pins
  • 100MHz or 133MHz PLL mode; legacy QPI support
  • Selectable PLL bandwidth; minimizes jitter peaking in downstream PLLs
  • Spread spectrum compatible
  • SMBus interface
  • 10 × 10 mm 72-QFN package

製品選択

発注型名 Part Status Pkg. Type Lead Count (#) Temp. Grade Pb (Lead) Free Carrier Type 購入/サンプル
Active VFQFPN 72 C はい Tray
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Active VFQFPN 72 C はい Reel
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ドキュメント&ダウンロード

タイトル 他の言語 分類 形式 サイズ 日付
データシート
9ZX21901D Datasheet データシート PDF 307 KB
アプリケーションノート、ホワイトペーパー
AN-975 Cascading PLLs アプリケーションノート PDF 255 KB
AN-828 Termination - LVPECL アプリケーションノート PDF 322 KB
AN-844 Termination - AC Coupling Clock Receivers アプリケーションノート PDF 170 KB
AN-842 Thermal Considerations in Package Design and Selection アプリケーションノート PDF 495 KB
AN-840 Jitter Specifications for Timing Signals アプリケーションノート PDF 442 KB
AN-834 Hot-Swap Recommendations アプリケーションノート PDF 153 KB
AN-827 Application Relevance of Clock Jitter アプリケーションノート PDF 1.15 MB
AN-815 Understanding Jitter Units アプリケーションノート PDF 565 KB
AN-808 PCI Express/HCSL Termination アプリケーションノート PDF 137 KB
AN-805 Recommended Ferrite Beads アプリケーションノート PDF 121 KB
ダウンロード
9ZX21901D IBIS Model モデル-IBIS ZIP 12 KB
その他資料
IDT Clock Distribution Overview (Japanese) English 概要 PDF 7.79 MB
PCI Express Timing Solutions Overview 概要 PDF 275 KB
9ZX21901 Reference Schematic 回路図 PDF 25 KB
IDT Clock Generation Overview (Japanese) English 概要 PDF 2.19 MB