特長
- Logic level operation (4 V Gate drive).
- Built-in the over temperature shut-down circuit.
- High endurance capability against to the short circuit.
- Latch type shut down operation (need 0 voltage recovery).
- Built-in the current limitation circuit.
- Power supply voltage applies 12 V and 24 V.
- AEC-Q101 Compliant
説明
This FET has the over temperature shut-down capability sensing to the junction temperature. This FET has the built-in over temperature shut-down circuit in the gate area. And this circuit operation to shut-down the gate voltage in case of high junction temperature like applying over power consumption, over current etc. .
パラメータ
| 属性 | 値 |
|---|---|
| Qualification Level | Automotive |
| Nch/Pch | Nch |
| Channels (#) | 1 |
| Standard Pkg. Type | TO-263 / D2PAK |
| Gate Level | Logic |
| VDSS (Max) (V) | 60 |
| ID (A) | 40 |
| RDS (ON) (Max) @10V (mohm) | 19 |
| RDS (ON) (Max) @4.5V (mohm) | 25 |
| Pch (W) | 50 |
| Series Name | Thermal FETs |
パッケージオプション
| Pkg. Type | Lead Count (#) |
|---|---|
| LDPAK(S)-(1) | 4 |
| Part Number | Status | Samples | Stock | Package | Budgetary Price (USD) | Lead Count (#) | Carrier Type | Moisture Sensitivity Level (MSL) | Pb (Lead) Free | Country of Assembly | Country of Wafer Fabrication |
|---|---|---|---|---|---|---|---|---|---|---|---|
| RJF0606JPE-00#J3 | Active | N/A | Out of Stock | LDPAK(S)-(1) | 4# | Embossed Tape | 1 | Yes | |||
| RJF0606JPE-01#J3 | Active | Available | In Stock | LDPAK(S)-(1) | 1ku | $1.547 | 4# | Embossed Tape | 1 | Yes | MALAYSIA | JAPAN |
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- アプリケーションノート英語PDF 596 KB R07AN0051EJ0100 Rev.1.00 2026年4月27日Compares the thermal performance of automotive power MOSFETs in the TOLL (TO-Leadless) package and its derivatives, including the TOLT (TO-Leaded Top-side Cooling) package. The information presented in this document is intended to serve as a comprehensive guideline for designing high-power automotive systems.
- アプリケーションノート英語PDF 936 KB R07AN0050EJ0100 Rev.1.00 2025年12月03日Measurement frequency and the influence of parasitic inductance are crucial in capacitance measurements for Power MOSFETs. Split-gate structures, with their low Crss and higher Ciss, face challenges from parasitic inductance, making high-frequency measurements difficult. In contrast, standard-gate trench structures allow relatively accurate results. The influence of parasitic inductance in actual measurements is examined from various perspectives.
- ガイド英語PDF 988 KB R07ZZ0016EJ0100 Rev.1.00 2025年12月03日The diagrams in this document show the recommended mounting pad layout dimensions for Renesas Power MOSFETs. In actual PCB design, optimization should consider mounting density, mountability, dimensional tolerances, and other relevant factors.
- 製品別信頼性資料英語PDF 193 KB APR-24-H0367 2024年12月27日
- アプリケーションノート日本語AI生成コンテンツ: 本資料は、MOSFETの絶対最大定格および電気的特性を25℃で説明しています。ドレイン・ソース電圧、ゲート・ソース電圧、ドレイン電流、アバランシェエネルギーなどの主要パラメータを定義し、これらの範囲内での使用を強調しています。電気的特性では、破壊電圧、しきい値電圧、オン抵抗、スイッチング時間などを詳細に解説しています。また、ケース温度に伴う許容チャネル損失と、安全動作領域（SOA）の5つの制限要因についても説明しています。
- アプリケーションノート日本語AI生成コンテンツ: この部分では、半導体デバイスのパッケージ選定について説明し、金属・セラミック・低融点ガラスの気密封止形とプラスチック封止形に分類しています。プラスチック封止形は信頼性が向上し、自動車や電子機器で広く使われています。面実装パッケージは小型・薄型・高密度実装が可能です。機械的取り扱いではリード成形や切断、プリント基板実装時の応力防止が重要です。ハンダ付けは低温短時間で行い、ロジン系フラックスと適切なアース付きこての使用を推奨しています。
推奨ドキュメント (1)
データシート (1)
- ガイド英語PDF 988 KB R07ZZ0016EJ0100 Rev.1.00 2025年12月03日The diagrams in this document show the recommended mounting pad layout dimensions for Renesas Power MOSFETs. In actual PCB design, optimization should consider mounting density, mountability, dimensional tolerances, and other relevant factors.
マニュアル、ガイド (2)
- アプリケーションノート英語PDF 596 KB R07AN0051EJ0100 Rev.1.00 2026年4月27日Compares the thermal performance of automotive power MOSFETs in the TOLL (TO-Leadless) package and its derivatives, including the TOLT (TO-Leaded Top-side Cooling) package. The information presented in this document is intended to serve as a comprehensive guideline for designing high-power automotive systems.
- アプリケーションノート英語PDF 936 KB R07AN0050EJ0100 Rev.1.00 2025年12月03日Measurement frequency and the influence of parasitic inductance are crucial in capacitance measurements for Power MOSFETs. Split-gate structures, with their low Crss and higher Ciss, face challenges from parasitic inductance, making high-frequency measurements difficult. In contrast, standard-gate trench structures allow relatively accurate results. The influence of parasitic inductance in actual measurements is examined from various perspectives.
- アプリケーションノート日本語AI生成コンテンツ: 本資料は、MOSFETの絶対最大定格および電気的特性を25℃で説明しています。ドレイン・ソース電圧、ゲート・ソース電圧、ドレイン電流、アバランシェエネルギーなどの主要パラメータを定義し、これらの範囲内での使用を強調しています。電気的特性では、破壊電圧、しきい値電圧、オン抵抗、スイッチング時間などを詳細に解説しています。また、ケース温度に伴う許容チャネル損失と、安全動作領域（SOA）の5つの制限要因についても説明しています。
- アプリケーションノート日本語AI生成コンテンツ: この部分では、半導体デバイスのパッケージ選定について説明し、金属・セラミック・低融点ガラスの気密封止形とプラスチック封止形に分類しています。プラスチック封止形は信頼性が向上し、自動車や電子機器で広く使われています。面実装パッケージは小型・薄型・高密度実装が可能です。機械的取り扱いではリード成形や切断、プリント基板実装時の応力防止が重要です。ハンダ付けは低温短時間で行い、ロジン系フラックスと適切なアース付きこての使用を推奨しています。
アプリケーションノート、ホワイトペーパー (4)
製品通知（PCN、EOLなど） (3)
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- 製品別信頼性資料英語PDF 193 KB APR-24-H0367 2024年12月27日
品質／信頼性 (1)
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