| CADモデル: | View CAD Model |
| Pkg. Type: | VFQFPN |
| Pkg. Code: | NLG64 |
| Lead Count (#): | 64 |
| Pkg. Dimensions (mm): | 9.0 x 9.0 x 0.9 |
| Pitch (mm): | 0.5 |
| Moisture Sensitivity Level (MSL) | 3 |
| Pb (Lead) Free | Yes |
| ECCN (US) | EAR99 |
| HTS (US) | 8542.39.0090 |
| Lead Count (#) | 64 |
| Carrier Type | Tray |
| Moisture Sensitivity Level (MSL) | 3 |
| Qty. per Reel (#) | 0 |
| Qty. per Carrier (#) | 207 |
| Pb (Lead) Free | Yes |
| Pb Free Category | e3 Sn |
| Temp. Range (°C) | -40 to 85°C (Tc ≤ 105°C) |
| Country of Assembly | TAIWAN |
| Country of Wafer Fabrication | SINGAPORE |
| 105°C Max. Case Temp. | 1 |
| Adjustable Phase | Yes |
| Advanced Features | JESD204B, Dual Buffer, Individual output bank enable, Individual output enable, Per-bank divider, Universal outputs |
| Channels (#) | 2 |
| Core Voltage (V) | 3.3 |
| Divider Value | 1, 2, 3, 4, 6, 8, 12, 16, 24 |
| Function | Buffer, Divider |
| Input Freq (MHz) | 3000 |
| Input Type | LVPECL, LVDS |
| Inputs (#) | 2 |
| Length (mm) | 9 |
| Longevity | 2040 4月 |
| MOQ | 207 |
| Noise Floor (dBc/Hz) | -158.8 |
| Output Banks (#) | 4 |
| Output Freq Range (MHz) | 3000 |
| Output Skew (ps) | 100 |
| Output Type | LVPECL, LVDS |
| Output Voltage (V) | 3.3 |
| Outputs (#) | 16 |
| Package Area (mm²) | 81 |
| Pitch (mm) | 0.5 |
| Pkg. Dimensions (mm) | 9.0 x 9.0 x 0.9 |
| Pkg. Type | VFQFPN |
| Price (USD) | $12.92269 |
| Product Category | Clock Buffers & Drivers, RF Buffers |
| Requires Terms and Conditions | Requires acceptance of Terms and Conditions |
| Supply Voltage (V) | 3.3 - 3.3 |
| Tape & Reel | No |
| Thickness (mm) | 0.9 |
| Width (mm) | 9 |
| 掲載 | No |
8V79S683は、JESD204B/Cアプリケーション用の完全統合型、クロックおよびSYSREF信号ファンアウトバッファです。JESD204B/C subclass 0、1、2に準拠した無線基地局の無線機器ボード用に高性能クロックおよびコンバータ同期ソリューションとして設計されています。主な機能は、IDT 8V19N490などのJESB204Bクロックジェネレータで生成された高周波クロックと低周波システムリファレンス信号の分配とファンアウトで、そのファンアウト機能を拡張し、さらに位相遅延を提供することです。8V79S683は、非常に低い位相ノイズのクロックと、高精度で位相調整可能なSYSREF同期信号を実現するために最適化されています。低スキュー出力、低デバイス間スキュー特性、高速出力立ち上がり/立ち下がり時間は、デバイス間のクロックとSYSREFの位相関係を決定的にするシステム設計に役立ちます。
このデバイスは、入力クロック(CLK)とJESD204BのSYSREF信号(REF)を4つのファンアウト・チャネルに分配します。入力クロック信号は分周により、複数のクロック(QCLK_y)およびSYSREF(QREF_r)出力にファンアウトすることが可能です。また、クロック信号、SYSREF信号ともに位相遅延回路が設定可能です。すべての信号経路の伝搬遅延はコントロールされていて、1つのデバイス内でクロックとSYSREF信号の固定位相関係をサポートします。このデバイスは、デバイス内の分周器と複数のデバイス間の同期を容易にし、電源サイクルと構成サイクルの間の分周器に生じる位相の曖昧さを取り除きます。