概要
説明
Along with CSPUA877A or 98ULPA877A DDR2 PLL Provides a fully JEDEC compliant solution for DDR2 RDIMMs for 400, 533, and 667MHz.
特長
- 28-bit 1:2 registered buffer with parity check functionality
- Supports SSTL_18 JEDEC specification on data inputs and outputs
- Supports LVCMOS switching levels on CSGateEN and RESET inputs
- Low voltage operation: VDD = 1.7V to 1.9V
製品比較
アプリケーション
ドキュメント
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分類 | タイトル | 日時 |
データシート | PDF 568 KB | |
製品変更通知 | PDF 31 KB | |
EOL通知 | PDF 542 KB | |
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設計・開発
モデル
ECADモデル
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