DDR Zero Delay Clock Buffer

特長

  • Low skew, low jitter PLL clock driver
  • Max frequency supported = 266MHz (DDR 533)
  • I2C for functional and output control
  • Feedback pins for input to output synchronization
  • Spread Spectrum tolerant inputs
  • 3.3V tolerant CLK_INT input

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製品名 Part Status Pkg. Type Lead Count (#) Temp. Grade Pb (Lead) Free Carrier Type 購入/サンプル
93732AFLF
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 Obsolete SSOP 28 C はい Tube
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93732AFLFT
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 Obsolete SSOP 28 C はい Reel
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ドキュメント＆ダウンロード

タイトル 他の言語 分類 形式 サイズ 日付
データシート
93732 Datasheet – データシート PDF 205 KB
アプリケーションノート、ホワイトペーパー
AN-828 Termination - LVPECL – アプリケーションノート PDF 322 KB
AN-844 Termination - AC Coupling Clock Receivers – アプリケーションノート PDF 170 KB
AN-842 Thermal Considerations in Package Design and Selection – アプリケーションノート PDF 495 KB
AN-840 Jitter Specifications for Timing Signals – アプリケーションノート PDF 442 KB
AN-834 Hot-Swap Recommendations – アプリケーションノート PDF 153 KB
AN-827 Application Relevance of Clock Jitter – アプリケーションノート PDF 1.15 MB
AN-815 Understanding Jitter Units – アプリケーションノート PDF 565 KB
AN-805 Recommended Ferrite Beads – アプリケーションノート PDF 121 KB
PCN / PDN
PCN# : A1305-01 Gold Wire to Copper Wire – 製品変更通知 PDF 148 KB
PCN# : TB1303-02 Change of Tape & Reel Packing Method for Selective Products – 製品変更通知 PDF 361 KB
PDN# : K-08-09 PRODUCT DISCONTINUANCE NOTICE – 製品抹消通知 PDF 47 KB
その他資料
IDT Clock Distribution Overview (Japanese) English 概要 PDF 7.79 MB
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