特長
- Low skew, low jitter PLL clock driver
- Max frequency supported = 266MHz (DDR 533)
- I2C for functional and output control
- Feedback pins for input to output synchronization
- Spread Spectrum tolerant inputs
- 3.3V tolerant CLK_INT input
説明
DDR Zero Delay Clock Buffer
| Part Number | Status | Samples | Stock | Package | Lead Count (#) | Temp. Grade | Pb (Lead) Free | Carrier Type |
|---|---|---|---|---|---|---|---|---|
| 93732AFLF | Obsolete | N/A | Out of Stock | SSOP | 28# | C | Yes | Tube |
| 93732AFLFT | Obsolete | N/A | Out of Stock | SSOP | 28# | C | Yes | Reel |
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