特長
- Fourth-generation FemtoClock NG technology
- Two fully independent PLLs
- Outputs are programmable as LVPECL or LVDS
- Programmable output frequency: 0.98MHz up to 1,300MHz
- Two differential inputs support the following input levels: LVPECL, LVDS, LVHSTL, HCSL
- Input frequency range: 8kHz to 710MHz
- Input clock monitor and alarm
- Smoothed reference switch
- I²C serial interface for register programming
- RMS phase jitter: 486fs (typical), Low Bandwidth Mode (FracN)
- RMS phase jitter: 326fs (typical), Synthesizer Mode (Integer FB)
- Full 2.5V ± 5% supply mode
- -40 °C to 85 °C ambient operating temperature
- 10mm x 10mm CABGA lead-free (RoHS 6) package
- Additional family members include Tri-PLL (8T49N366I) and Quad PLL (8T49N445I and 8T49N488I) devices
説明
The 8T49N244I is a dual PLL using FemtoClock® NG technology. It integrates low phase noise frequency translation/synthesis and jitter attenuation. The device includes alarm and monitoring functions suitable for networking and communications applications. It has two fully independent PLLs. Each PLL can generate any output frequency in the 0.98MHz to 312.5MHz range and most output frequencies in the 312.5MHz to 1,300MHz range. A wide range of input reference clocks may be used as the source for the output frequencies.
Each PLL has three operating modes to support a very broad spectrum of applications: Frequency Synthesizer, High-Bandwidth Frequency Translator, and Low-Bandwidth Frequency Translator.
| Part Number | Status | Samples | Stock | Package | Lead Count (#) | Temp. Grade | Pb (Lead) Free | Carrier Type |
|---|---|---|---|---|---|---|---|---|
| 8T49N244A-000ASGI | Obsolete | N/A | In Stock | CABGA | 80# | I | Yes | Tray |
| 8T49N244A-000ASGI8 | Obsolete | N/A | In Stock | CABGA | 80# | I | Yes | Reel |
| 8T49N244A-999ASGI | Obsolete | N/A | Out of Stock | CABGA | 80# | I | Yes | Tray |
| 8T49N244A-999ASGI8 | Obsolete | N/A | Out of Stock | CABGA | 80# | I | Yes | Reel |
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- アプリケーションノート英語PDF 157 KB R31AN0020EU0100 Rev.1.00 2022年5月16日AI生成コンテンツ: EEPROM read errors on UFT3G devices occur when the SDA line's rising edge is slowed beyond 136ns due to extra loading from devices like LEDs or I2C extenders. To ensure reliable EEPROM access, adjust the pull-up resistor on the SDA line so the voltage rises from 0 to 1.8V in less than 136ns, while maintaining a low enough voltage (below 0.4V) when driven low. A 1kΩ pull-up resistor is a recommended starting point. These guidelines optimize I2C bus performance and prevent EEPROM read halts.
- アプリケーションノート英語PDF 170 KB 7WDXRDKU4E7E-5-57318 2014年5月13日
- アプリケーションノート英語PDF 495 KB 7WDXRDKU4E7E-5-57312 2014年5月12日
- アプリケーションノート英語PDF 442 KB 7WDXRDKU4E7E-5-57298 2014年5月08日
- アプリケーションノート英語PDF 120 KB 7WDXRDKU4E7E-5-57289 2014年5月06日
- アプリケーションノート英語PDF 160 KB 7WDXRDKU4E7E-5-57287 2014年5月06日
推奨ドキュメント (1)
データシート (1)
- マニュアル-ハードウェア英語PDF 270 KB 7WDXRDKU4E7E-5-48900 2020年4月16日
マニュアル、ガイド (1)
- アプリケーションノート英語PDF 157 KB R31AN0020EU0100 Rev.1.00 2022年5月16日AI生成コンテンツ: EEPROM read errors on UFT3G devices occur when the SDA line's rising edge is slowed beyond 136ns due to extra loading from devices like LEDs or I2C extenders. To ensure reliable EEPROM access, adjust the pull-up resistor on the SDA line so the voltage rises from 0 to 1.8V in less than 136ns, while maintaining a low enough voltage (below 0.4V) when driven low. A 1kΩ pull-up resistor is a recommended starting point. These guidelines optimize I2C bus performance and prevent EEPROM read halts.
- アプリケーションノート英語PDF 1.99 MB 7WDXRDKU4E7E-5-57242 2022年3月01日
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