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以下のデバイスを代替品として推奨しております。

概要

説明

Along with CSPUA877A or 98ULPA877A DDR2 PLL Provides a fully JEDEC compliant solution for DDR2 RDIMMs for 400, 533, and 667MHz.

特長

  • 28-bit 1:2 configurable registered buffer is designed for 1.7V to 1.9V VDD operation
  • Inputs are compatible with the JEDEC standard for SSTL_18, except the chip-select gate-enable (CSGEN), control (C), and reset (RESET) inputs, which are LVCMOS
  • Outputs are edge-controlled circuits optimized for unterminated DIMM loads, and meet SSTL_18 specifications, except the open-drain error (QERR) output

製品比較

アプリケーション

ドキュメント

分類 タイトル 日時
データシート PDF 629 KB
1件

設計・開発

モデル

ECADモデル

SamacSysの回路図シンボル、PCBフットプリント、および3D CADモデルは、製品オプションテーブルのCADモデルリンクをクリックすることで参照できます。シンボルまたはモデルが対応していない場合は、SamacSysに直接リクエスト可能です。

Diagram of ECAD Models

製品選択

適用されたフィルター