低ジッタと低スキューによりクロック信号のタイミング不確実性が最小化され、システムのノイズフロアが低減されると共に、信号の品質が向上します。
周波数と位相アライメントの微調整により、システム統合が容易となり、固定周波数部品の必要性が低減されます。
システムアーキテクチャ間の互換性により、電圧レベルのシームレスな統合が可能となり、設計の簡素化とBOMの複雑さの軽減を実現します。
外部部品の必要性を低減することで、システムコストの削減と同時に基板スペースの節約ができるため、信頼性と製造効率が向上します。
内蔵ワンタイムプログラマブルメモリ（OTP）により主要パラメータを恒久的に設定でき、カスタマイズが容易になります。
クロック分配デバイスは、さまざまな方法で分類することができます。 場合によっては、設計者は入力クロックをクロック周波数を変更せずに複数の宛先に分配したいと考えることがあります。 一方で、設計者はクロックを分周したり、他のクロックと多重化したりする必要がある場合もあります。
一部のクロック分配アプリケーションでは、ゼロ遅延バッファが必要となる場合があります。 これらのPLLベースのデバイスは、入力クロック信号を再生成し、複数の負荷を駆動するためのファンアウトを提供します。 多くのデバイスでは、外部フィードバックパスを通じてデバイス内部の遅延を調整できます。
クロック分配ネットワーク（一般にクロックツリーと呼ばれる）は、共通のクロック源から、クロックを必要とするすべての電気部品へ信号を分配します。 この機能は同期システムの動作において極めて重要であるため、クロック信号の特性と、その分配に使用される電気的ネットワークには十分な配慮が必要です。 適切なクロック分配ネットワークの設計は、重要なタイミング要件を満たし、信頼性の高い動作と最適な性能を確保します。
