Low skew, low jitter PLL clock driver; 1 to 5 differential clock distribution (SSTL_18)
特長
- Feedback pins for input to output synchronization
- Spread Spectrum tolerant inputs
- Auto PD when input signal is at a certain logic state
Low skew, low jitter PLL clock driver; 1 to 5 differential clock distribution (SSTL_18)
| タイトル | language | 分類 | 形式 | サイズ | 日付 | |
|---|---|---|---|---|---|---|
| データシート | ||||||
| 97ULP845A Datasheet | – | データシート | 329 KB | |||
| PCN / PDN | ||||||
| PDN# : CQ-14-02R2 | – | 製品中止通知 | 549 KB | |||
| PDN# : CQ-14-02R1 PRODUCT DISCONTINUANCE NOTICE | – | 製品中止通知 | 545 KB | |||
| PDN# : CQ-14-02 PRODUCT DISCONTINUANCE NOTICE | – | 製品中止通知 | 544 KB | |||
| PCN#: A1309-03 Additional Assembly Sources | – | 製品変更通知 | 398 KB | |||