パッケージ情報
| CADモデル: | View CAD Model |
| Pkg. Type: | VFQFPN |
| Pkg. Code: | NVG76 |
| Lead Count (#): | 76 |
| Pkg. Dimensions (mm): | 9.0 x 9.0 x 0.85 |
| Pitch (mm): | 0.4 |
環境及び輸出分類情報
| Moisture Sensitivity Level (MSL) | 3 |
| Pb (Lead) Free | Yes |
| ECCN (US) | EAR99 |
| HTS (US) | 8542.39.0090 |
製品スペック
| Lead Count (#) | 76 |
| Carrier Type | Tray |
| Moisture Sensitivity Level (MSL) | 3 |
| Qty. per Reel (#) | 0 |
| Qty. per Carrier (#) | 207 |
| Pb (Lead) Free | Yes |
| Pb Free Category | e3 Sn |
| Temp. Range (°C) | -40 to 85°C |
| Assembly Location | TAIWAN |
| Wafer Fab Location | USA |
| Accepts Spread Spec Input | No |
| Additive Phase Jitter Typ RMS (fs) | 52 |
| Additive Phase Jitter Typ RMS (ps) | 0.052 |
| Adjustable Phase | Yes |
| Advanced Features | Holdover, Input Switching, JESD204B |
| Channels (#) | 1 |
| Core Voltage (V) | 1.8V |
| DPLL Channels (#) | 0 |
| Feedback Divider Resolution (bits) | 15 |
| Fractional Output Dividers (#) | 0 |
| Frequency Plan | 3932.16 / Output_Divider |
| Grade | 5G |
| Input Freq (MHz) | 0.00375 - 2000 |
| Input Redundancy | Input Monitor, Auto-switch, Manual input switch, Holdover |
| Input Ref. Divider Resolution (bits) | 15 |
| Input Type | LVDS, LVPECL |
| Inputs (#) | 2 |
| JESD204B/C Compliant | Yes |
| Length (mm) | 9 |
| Loop Bandwidth Range (Hz) | 20 - 100 |
| MOQ | 207 |
| Noise Floor (dBc/Hz) | -160 |
| Output Banks (#) | 8 |
| Output Divider Resolution (bits) | 7 |
| Output Freq Range (MHz) | 0.192 - 6000 |
| Output Skew (ps) | 100 |
| Output Type | LVDS, LVPECL |
| Output Voltage (V) | 1.8V, 2.5V, 3.3V |
| Outputs (#) | 16 |
| PLL | Yes |
| Phase Jitter Typ RMS (fs) | 74 |
| Phase Jitter Typ RMS (ps) | 0.074 |
| Phase Noise Supports GSM | Yes |
| Pitch (mm) | 0.4 |
| Pkg. Dimensions (mm) | 9.0 x 9.0 x 0.85 |
| Pkg. Type | VFQFPN |
| Ports (#) | 1 |
| Product Category | JESD204B/C |
| Prog. Clock | Yes |
| Supply Voltage (V) | 3.3 - 3.3, 2.5 - 2.5, 1.8 - 1.8 |
| Synthesis Mode | Integer |
| Tape & Reel | No |
| Thickness (mm) | 0.85 |
| Width (mm) | 9 |
| Xtal Freq (KHz) | 15000 - 500000 |
8V19N882 に関するリソース
説明
8V19N882は、FemtoClock® RFサンプリングクロックジェネレータとジッタ減衰器を統合し、無線基地局無線装置基板のコンディショニングと周波数/位相管理のための高性能クロックソリューションとして設計されています。 このデバイスは、4G、5G、およびmmWave無線実装に必要な優れた位相ノイズ性能を実現するために最適化されています。
このデバイスはまた、JESD204B（サブクラス0、1）、JESD204Cに対応しています。 二段構成のPLLアーキテクチャはジッタ減衰と周波数多重の両方をサポートしています。 初段のPLLはジッタ減衰器であり、外付けのVCXOを使用し、位相ノイズ特性を最適化しています。 2段目のPLLはPLL出力信号をロックして目標の周波数を合成します。 2段目のPLLは、内部または外部の高周波VCOを使用することができます。
このデバイスは、選択されたVCOから高周波クロックと低周波同期信号（SYSREF）を生成します。 SYSREF信号は、内部でクロック信号に同期しています。 内蔵の信号遅延ブロックは、位相アライメント、システム基準信号とクロック信号間の位相オフセットの制御、個々の出力信号のアライメント/遅延に使用できます。 冗長化された2つの入力が動作を監視します。 クロック入力の不具合に対応するため、4種類のクロック切り替えモードを搭載しています。 オートロック、個別にプログラム可能な出力周波数分割器、位相調整機能などを追加し、柔軟性を高めています。
デバイスは3/4線式SPIインターフェースで設定され、内部レジスタとGPIO[1:0]出力を介してロックの状態と信号損失の状態を報告します。 また、内部ステータスのビット変更は、GPIO出力で報告することができます。
評価ボード、評価材料については、営業担当までお問い合わせください。