パッケージ情報
| Pkg. Type: | VFQFPN |
| Pkg. Code: | NLG88 |
| Lead Count (#): | 88 |
| Pkg. Dimensions (mm): | 10.0 x 10.0 x 0.9 |
| Pitch (mm): | 0.4 |
環境及び輸出分類情報
| Moisture Sensitivity Level (MSL) | 3 |
| Pb (Lead) Free | Yes |
| ECCN (US) | EAR99 |
| HTS (US) | 8542.39.0090 |
製品スペック
| Lead Count (#) | 88 |
| Carrier Type | Reel |
| Moisture Sensitivity Level (MSL) | 3 |
| Qty. per Reel (#) | 2500 |
| Qty. per Carrier (#) | 0 |
| Pb (Lead) Free | Yes |
| Pb Free Category | e3 Sn |
| Temp. Range (°C) | -40 to 85°C |
| Country of Assembly | Taiwan |
| Country of Wafer Fabrication | United States |
| Accepts Spread Spec Input | No |
| Additive Phase Jitter Typ RMS (fs) | 52 |
| Additive Phase Jitter Typ RMS (ps) | 0.052 |
| Adjustable Phase | Yes |
| Advanced Features | eEEC, T-BC, T-TSC Class C, 1PPS, DCO, IEEE 1588, JESD204B, JESD204C |
| Budgetary Price (100u) (USD) | 19.37 |
| Budgetary Price (1ku) (USD) | 17.37 |
| Budgetary Price (1u) (USD) | 23.49 |
| Channels (#) | 1 |
| Core Voltage (V) | 1.8 |
| DPLL Channels (#) | 2 |
| Feedback Divider Resolution (bits) | 32 |
| Fractional Output Dividers (#) | 0 |
| Frequency Plan | 2500 / Output_Divider, 2949.12 / Output_Divider, 3670-3868 / Output_Divider |
| Grade | 5G |
| Input Freq (MHz) | 0.000001 - 1000 |
| Input Redundancy | Input Monitor, Digital holdover, Hitless switch, Phase-slope limiting |
| Input Ref. Divider Resolution (bits) | 3 |
| Inputs (#) | 2 |
| JESD204B/C Compliant | Yes |
| Length (mm) | 10.0 |
| Loop Bandwidth Range (Hz) | 20 - 100 |
| MOQ | 2500 |
| Noise Floor (dBc/Hz) | -165 |
| Output Banks (#) | 8 |
| Output Divider Resolution (bits) | 7 |
| Output Freq Range (MHz) | 0.000001 - 1000 |
| Output Skew (ps) | 74 |
| Output Type | LVDS, LVPECL, LVCMOS |
| Output Voltage (V) | 1.8, 2.5, 3.3 |
| Outputs (#) | 16 |
| PLL | Yes |
| Phase Jitter Typ RMS (fs) | 74.000 |
| Phase Jitter Typ RMS (ps) | 0.074 |
| Phase Noise Supports GSM | Yes |
| Pitch (mm) | 0.4 |
| Pkg. Dimensions (mm) | 10.0 x 10.0 x 0.9 |
| Pkg. Type | VFQFPN |
| Ports (#) | 1 |
| Prog. Clock | Yes |
| Reel Size (in) | 13 |
| Supply Voltage (V) | 3.3 - 3.3, 2.5 - 2.5, 1.8 - 1.8 |
| Synthesis Mode | Integer, Fractional |
| Tape & Reel | Yes |
| Thickness (mm) | 0.9 |
| Width (mm) | 10.0 |
| Xtal Freq (KHz) | 15000 - 500000 |
| 掲載 | No |
8V19N850 に関するリソース
説明
8V19N850は、無線基地局無線装置の位相/周波数同期と信号調整用の高性能クロックソリューションとして設計された完全一体型の無線ユニットクロックシンクロナイザおよびジッタ減衰器です。 このデバイスは、JESD204B/C サブクラス0および1のデバイスクロックとコンバータ用のSYSREF同期をサポートしています。 8V19N850は、4出力でデジタルクロック（EthernetおよびFECレート）ドメインに使用できるものと、12出力でデバイスクロック（RF-PLL）ドメインに使用できるものの、2つの独立した周波数ドメインをサポートしています。 イーサネットドメインは、2つのAPLLから周波数を生成し、柔軟に対応します。RFクロックドメイン出力は、ADC/DAC回路用の超低位相ノイズクロックを生成します。
内蔵RF-PLLから、ADC/DACデバイスの低周波同期信号（SYSREF）を駆動するための高周波デバイスクロックの生成に対応しています。 デュアルDPLLフロントエンドアーキテクチャは、周波数変換をサポートします。 各DPLLはプログラマブルな帯域幅と、リアルタイムに周波数/位相を調整するDCO機能を備えています。 DPLLは1PPSの入力信号に対してロックすることができ、100秒以内にロックを確立することができます。 DPLL-0からDPLL-1へ、またはその逆方向の周波数情報を適用することで、2つのリファレンス周波数特性を合成することができます（コンボモード）。 8V19N850は、ピンマップされたI3C（レガシーI2Cを含む）および3/4線式SPIインタフェースによって設定されます。 マスタ機能を持つI2Cは、外部ROMデバイスからデフォルトコンフィギュレーションを読み出します。 GPIOポートは、レポートや制御用に設定することができます。