概要

Description

The RC32012A regenerates and distributes ultra-low jitter clock outputs and features up to 4 independent frequency domains that can be either locked to the external reference clock or locked to a free-run crystal or oscillator. Digital PLLs (DPLLs) support hitless reference switching between references from redundant timing sources. The device supports multiple independent timing channels for: IEEE 1588 clock synthesis; SyncE clock generation; jitter attenuation and radio clock generation including SYSREF generation for converters. Input-to-input, input-to-output and output-to-output phase skew can all be precisely managed.  The device outputs ultra-low-jitter clocks that can directly synchronize SERDES running at up to 56Gbps; as well as CPRI/OBSAI, SONET/SDH ADC/DAC. The device is ideal for use in 100G/200G/400G/800G telecom switch line cards, fabric cards and wireless small cell applications. 

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特長

  • Two timing channels and four independent frequency domains
  • Output jitter below 100fs RMS
  • Digital PLLs (DPLLs) lock to any frequency from 0.5kHz to 1GHz
  • DPLLs / Digitally Controlled Oscillators (DCOs) generate any frequency from 0.5Hz to 1GHz
  • DCO outputs can be aligned in phase and frequency with the outputs of any DPLL or DCO
  • Can be used as a jitter attenuator, clock generator, or synchronizer
  • Reference monitors qualify/disqualify references depending on LOS, activity, frequency monitoring and/or LOS input pins
  • Automatic reference selection state machines select the active reference for each DPLL based on the reference monitors, priority tables, revertive / non-revertive and other programmable settings
  • Device requires a crystal oscillator or fundamental-mode crystal: 25MHz to 54MHz
  • The device can configure itself automatically after reset via:
    • Internal Customer-programmable One-Time Programmable memory 
    • Standard external I2C EPROM via separate I2C Master Port

アプリケーション

ドキュメント

タイトル 分類 日付
PDF2.57 MB
データシート
PDF1.16 MB
アプリケーションノート
PDF1.92 MB
アプリケーションノート
PDF2.13 MB
アプリケーションノート
PDF1.62 MB
アプリケーションノート
PDF354 KB
アプリケーションノート
PDF148 KB
アプリケーションノート
PDF390 KB
アプリケーションノート
PDF880 KB
アプリケーションノート
PDF584 KB
アプリケーションノート
PDF162 KB
アプリケーションノート
PDF739 KB
アプリケーションノート
PDF633 KB
アプリケーションノート
PDF479 KB
アプリケーションノート
PDF442 KB
アプリケーションノート
PDF566 KB
アプリケーションノート
PDF976 KB
アプリケーションノート
PDF659 KB
アプリケーションノート
PDF324 KB
アプリケーションノート
PDF118 KB
データシート
PDF2.93 MB
ガイド
PDF10.53 MB
ガイド
PDF2.40 MB
ガイド
XLSX394 KB
その他資料
PDF320 KB
概要
PDF301 KB
製品変更通知
PDF123 KB
製品変更通知
PDF435 KB
製品変更通知
PDF206 KB
回路図

設計・開発

ソフトウェア/ツール

ソフトウェアダウンロード

タイトル 分類 日付
ZIP50.80 MB
ソフトウェア/ツール-その他
ZIP48.68 MB
ソフトウェア/ツール-その他
ZIP18.02 MB
ソフトウェア/ツール-その他
ZIP278 KB
ソフトウェア/ツール-その他
ZIP73 KB
ソフトウェア/ツール-その他
ZIP177 KB
ソフトウェア/ツール-その他
ZIP177 KB
ソフトウェア/ツール-その他
GZ262 KB
ソフトウェア/ツール-ソフトウェア

ボード&キット

ボード&キット

モデル

モデル

Title Type Date
モデル-BSDL
モデル-BSDL
モデル-IBIS

サポート

ビデオ&トレーニング

IDT ClockMatrix™ Timing Solution for 100Gbps Interface Speeds (IEEE 1588, OTN, and SyncE)

Introducing the IDT ClockMatrix™ family of devices - high-performance, precision timing solutions designed to simplify clock designs for applications with up to 100 Gbps interface speeds. 

They can be used anywhere in a system to perform critical timing functions, such as clock generation, frequency translation, jitter attenuation and phase alignment. A range of devices in the family support BBU, OTN, SyncE, synthesizer and jitter attenuator applications with several density options for each.

For more information, visit www.idt.com/clockmatrix.

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