画像
ゼロ遅延バッファ (ZDB)
ページセクションへ移動：
ゼロ遅延バッファ（ZDB：Zero-delay buffer）は、通常、周波数変換は行わずに、入力クロックと同期した複製（伝播遅延のないコピー）を出力します。Renesas はPLLベースのゼロ遅延バッファを提供しています。入力クロック信号のコピーをさまざまな信号形式（LVPECL、LVDS、HCSL、CML、HSTL、SSTL、LVCMOS）で複数出力し、それらによって複数の負荷を駆動することができます。Renesas のゼロ遅延バッファは、FPGAや、CPU、ロジック、同期メモリ向けの同期クロックを必要とするアプリケーションに理想的なデバイスです。
ほとんどのゼロ遅延バッファでは、外部帰還経路により、デバイスで生じる遅延を調整できるようになっています。これにより負荷に対し、タイミングを正確に制御してクロック信号を供給することができます。クロックの同期を実現するために、帰還出力を含むすべての出力に1つの分周器を使用している場合には、ゼロ遅延バッファによって単純な周波数変換を行うことが可能です。
ヒント： 100MHzと125MHzといった具合に、複数の特定出力周波数が必要な場合には、パラメトリック検索において「Output Banks（出力バンク）」を活用してください。各バンクは、特定の出力周波数に対応しています。
業界最先端のゼロ遅延バッファ・ソリューション
Renesas はクロックジェネレータ、シンセサイザ、ゼロ遅延バッファの製品ラインアップとして、多様なバージョンを用意しています。差動出力（LVPECL、LVDS、HCSL、CML、HSTL）と選択可能な出力では3.2GHzまでの出力周波数を、シングルエンドの出力（LVCMOS）では350MHzまでの周波数をサポートします。Renesas 社のPLL製品のポートフォリオには、1.2V～3.3Vの電源電圧と、民生用または工業用の温度範囲に対応可能なデバイスが用意されています。
Renesas のPLL製品を利用すれば、多くのメリットを得ることができます。まず、回路基板において、衝撃や振動の影響を受けやすい水晶振動子の数を削減することができます。それにより、システムの信頼性を高めることが可能になります。また、クロックジェネレータを使用すれば、複数の水晶振動子や発振器を1つのデバイスで置き換えられるため、基板の面積やコスト、BOM（部品点数）、在庫を削減することができます。Renesas 社のPLL製品は、PC、民生用機器、工業用システムなどの多様なシステムに加え、高性能ネットワークや通信システムにも最適です。
ゼロ遅延バッファ（ZDB）の選定
特定のアプリケーション向けにゼロ遅延バッファを選定する際には、いくつかの重要な事柄について検討する必要があります。以下に示すパラメータについて検討することで、ソリューションを構築する際の出発点となる基本的な情報を得ることができます。
- 出力の数：多くの出力を備えるゼロ遅延バッファを選択すれば、クロックツリーを簡素化することができます。部品点数が少ないほど設計はシンプルになり、開発にかかる時間も短縮可能になります。加えて、信頼性と生産性も向上します。Renesas は、非常に複雑なシステム向けに、業界で最も集積化の進んだソリューションを提供しています。それ以外のシステム向けにも、それぞれに適したソリューションを用意しています。
- 出力形式：ゼロ遅延バッファに求められる出力信号のインタフェース仕様のことです。Renesas は、LVPECL、LVDS、HCSL、CML、HSTL、SSTL、LVCMOSに対応する製品を提供しています。
- 入出力の周波数範囲：入出力信号の周波数の有効範囲。Renesas は、アプリケーションにおけるあらゆる周波数ニーズに対応できるよう、数多くのゼロ遅延バッファ製品を提供しています。
- コア電圧：ゼロ遅延バッファを動作させるために供給する電圧。一般に、この電圧はシステムで使用できるレール電圧によって決まります。また、この電圧の値に依存して出力の電圧レベルが決まることもよくあります。Renesas が提供するゼロ遅延バッファの場合、1.5～3.3Vのコア電圧に対応しています。
セレクションテーブル
Processing table
Outputs (#) |
Output Type |
Output Freq Range (MHz) |
Input Freq (MHz) |
Inputs (#) |
Input Type |
Output Banks (#) |
Core Voltage (V) |
Output Voltage (V) |
Divider Value |
|
|---|---|---|---|---|---|---|---|---|---|---|
| 型名 | ||||||||||
| 20-Output DB2000Q PCIe Clock Buffer | 20 | LP-HCSL | 1 - 400 | 1 - 400 | 1 | HCSL | 1 | 3.3 | 0.7 | |
| 20-Output Enhanced DB2000Q PCIe Clock Buffer | 20 | LP-HCSL | 1 - 400 | 1 - 400 | 1 | HCSL | 1 | 3.3 | 0.7 | |
| 20-Output DB2000QL PCIe Clock Buffer | 20 | LP-HCSL | 1 - 400 | 1 - 400 | 1 | HCSL | 1 | 3.3 | 0.7 | |
| 20-Output Enhanced DB2000QL PCIe Clock Buffer | 20 | LP-HCSL | 1 - 400 | 1 - 400 | 1 | HCSL | 1 | 3.3 | 0.7 |
Tips for Using This Parametric Table:
- Hide Filters button in header: Collapse or expands filters
- Column sort buttons in header: Sort Column alphabetically / numerically descending or ascending
- Reset button in header: Reset all filters to the page default
- Full Screen button in header: Expand the table to full screen view (user must close out of full screen before they can interact with rest of page)
- Export button in header: Export the filtered results of the table to an Excel document
- Filter parts search bar in header: Type to filter table results by part number
- Hide column button in column headers: Select to hide columns in table
- AND / OR toggle switches in header: Toggles the logic of this particular filter to be “AND” or “OR” logic for filtering results
- Multiselect checkboxes at beginning of each row in table: Select these checkboxes to compare products against each other
- Document icon next to product name in row: View the featured document for this product
- Chip icon next to the right of the document icon in row: View the block diagram for this product
- Cart icon to the right of the chip icon: Indicates that samples are available for this product
ビデオ&トレーニング
Zero-Delay Clock Buffers by IDT
Description
Brief overview of IDT's zero-delay buffers. Zero-delay buffers (ZDB) are ideal for applications requiring synchronized clocking for FPGAs, CPUs, logic and synchronous memory. Zero-delay buffers are PLL-based devices that regenerate the input clock signal with fanout to drive multiple loads. Most devices allow the delay through the device to be adjusted through an external feedback path. This allows precise control of the timing of the clock signals to the loads. Zero-delay buffers provide a synchronous copy of the input clock at the outputs, usually without frequency translation. Simple frequency translation is possible when a single divider is used for all outputs, including feedback output, to maintain clock synchronization.Presented by Vik Chaudhry, technical marketing manager at IDT. For more information about IDT's rich portfolio of clock IC timing solutions, visit www.idt.com/go/clocks.
Transcript
Thank you for joining us for an overview of IDT's fanout buffers. My name Vik Chaudhry. I'm Marketing Manager for IDT's timing products.
We also have zero delay buffers in our portfolio. A zero delay buffer is a PLL-based device that provides an output that is in phase alignment with the input signal. In this category of devices we have parts with multiple outputs, different levels of inputs and outputs, and different divider ratios. Designers like these types of devices when they want really tight control over timing of their board.
IDT has a very large portfolio of fanout and clock distribution devices. To make it easy to select these parts, we have developed collateral that can be used. This collateral is located on the IDT website under clock and timing products. If you look under fanout buffers and dividers, you will see this collateral available.
We also have an excellent application support for all the clocks and clock distribution devices. Most of our products include IBIS models. We also have application notes for various termination schemes, filter recommendations, and we also review schematics. If you have any questions, please feel free to either drop us an e-mail at [email protected] or [email protected].
Thank you for choosing IDT timing products.
Video List