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以下のデバイスを代替品として推奨しております。

概要

説明

3.3V Phase lock loop, 1:10 Clock driver, zero delay buffer.  With the 74ALVCF162835A provides a complete solution for PC-100 and PC-133 SDRAM solutions.  

特長

  • Phase-Lock Loop Clock Distribution for Synchronous DRAM applications
  • Distributes one clock input to one bank of ten outputs
  • External feedback (FBIN) pin is used to synchronize the outputs to the clock input signal
  • Operates at 3.3V VDD
  • tpd Phase Error at 166MHz: < ±150ps
  • Jitter (peak-to-peak) at 166MHz: < ±75ps @ 166MHz
  • Spread Spectrum Compatible
  • Operating frequency 50MHz to 175MHz

製品比較

アプリケーション

ドキュメント

設計・開発

モデル

ECADモデル

SamacSysの回路図シンボル、PCBフットプリント、および3D CADモデルは、製品オプションテーブルのCADモデルリンクをクリックすることで参照できます。シンボルまたはモデルが対応していない場合は、SamacSysに直接リクエスト可能です。

Diagram of ECAD Models

モデル

分類 タイトル 日時
モデル-SPICE ログインしてダウンロード ZIP 7 KB
モデル-IBIS ZIP 7 KB
2件

製品選択

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