概览

简介

Low skew, low jitter PLL clock driver; 1 to 5 differential clock distribution (SSTL_18)

特性

  • Feedback pins for input to output synchronization
  • Spread Spectrum tolerant inputs
  • Auto PD when input signal is at a certain logic state

产品对比

应用

文档

类型 文档标题 日期
数据手册 PDF 329 KB
End Of Life Notice PDF 160 KB
End Of Life Notice PDF 549 KB
End Of Life Notice PDF 545 KB
End Of Life Notice PDF 544 KB
产品变更通告 PDF 398 KB
6 items

设计和开发

模型