概览

简介

Not recommended for new designs

特性

  • Low skew, low jitter PLL clock driver 
  • Feedback pins for input to output synchronization 
  • Spread Spectrum tolerant inputs 
  • With bypass mode mux 
  • Operating frequency 60 to 210 MHz 
  • Universal input (LVTTL, LVPECL, LVDS, LVCMOS)
 

产品对比

应用

文档

类型 文档标题 日期
数据手册 PDF 219 KB
End Of Life Notice PDF 549 KB
End Of Life Notice PDF 545 KB
End Of Life Notice PDF 544 KB
产品变更通告 PDF 361 KB
产品变更通告 PDF 201 KB
6 items

设计和开发

模型