NOTICE - The following device(s) are recommended alternatives:

The 8524 is a low skew, 1-to-22 Differential-to-HSTL Fanout Buffer . The 8524 has two selectable clock inputs. The CLK, nCLK pair can accept most standard differential input levels. The PCLK, nPCLK pair can accept LVPECL, CML, or SSTL input levels. The device is internally synchronized to eliminate runt pulses on the outputs during asynchronous assertion/deassertion of the OE pin. The 8524's low output and part-to-part skew characteristics make it ideal for workstation, server, and other high performance clock distribution applications.

特長

  • Twenty-two differential HSTL outputs each with the ability to drive 50? to ground
  • Selectable differential CLK, nCLK or LVPECL clock inputs
  • CLK, nCLK pair can accept the following differential input levels: LVPECL, LVDS, HSTL, SSTL, HCSL
  • PCLK, nPCLK supports the following input types: LVPECL, CML, SSTL
  • Maximum output frequency: 500MHz
  • Translates any single-ended input signal (LVCMOS, LVTTL, GTL) to HSTL levels with resistor bias on nCLK input
  • Output skew: 80ps (maximum)
  • Part-to-part skew: 700ps (maximum)
  • Jitter, RMS: 0.04ps (typical)
  • LVPECL and HSTL mode operating voltage supply range: VDD = 3.3V ± 5%, VDDO = 1.6V to 2V, GND = 0V
  • 0°C to 85°C ambient operating temperature

製品選択

発注型名 Part Status Type Lead Count (#) Temp. Grade Pb (Lead) Free Carrier Type 購入/サンプル
Obsolete 64 C はい Tray
Availability
Obsolete 64 C はい Reel
Availability

ドキュメント&ダウンロード

タイトル 他の言語 分類 形式 サイズ 日付
データシート
8524 Datasheet データシート PDF 354 KB
アプリケーションノート、ホワイトペーパー
AN-828 Termination - LVPECL アプリケーションノート PDF 322 KB
AN-844 Termination - AC Coupling Clock Receivers アプリケーションノート PDF 170 KB
AN-842 Thermal Considerations in Package Design and Selection アプリケーションノート PDF 495 KB
AN-840 Jitter Specifications for Timing Signals アプリケーションノート PDF 442 KB
AN-833 Differential Input Self Oscillation Prevention アプリケーションノート PDF 180 KB
AN-834 Hot-Swap Recommendations アプリケーションノート PDF 153 KB
AN-836 Differential Input to Accept Single-ended Levels アプリケーションノート PDF 120 KB
AN-835 Differential Input with VCMR being VIH Referenced アプリケーションノート PDF 160 KB
AN-827 Application Relevance of Clock Jitter アプリケーションノート PDF 1.15 MB
AN-815 Understanding Jitter Units アプリケーションノート PDF 565 KB
AN-805 Recommended Ferrite Beads アプリケーションノート PDF 121 KB
PCN / PDN
PDN# : CQ-17-04(R1) Product Discontinuance Notice 製品中止通知 PDF 606 KB
PDN# : CQ-17-04 Product Discontinuance Notice 製品中止通知 PDF 599 KB
PCN# : A1606-02 Add Greatek Taiwan as Alternate Assembly 製品変更通知 PDF 567 KB
PCN# : TB1405-01 New Carrier Tape and Quantity per Reel 製品変更通知 PDF 788 KB
PCN# : A1309-01 Changed of Traceability Mark Format 製品変更通知 PDF 439 KB
Downloads
8524 IBIS Model モデル-IBIS ZIP 45 KB
その他資料
IDT Clock Distribution Overview (Japanese) English 概要 PDF 7.79 MB
Timing Solutions Products Overview 概要 PDF 4.11 MB
IDT Clock Generation Overview (Japanese) English 概要 PDF 2.19 MB