概要

説明

Not recommended for new designs

特長

  • Low skew, low jitter PLL clock driver 
  • Feedback pins for input to output synchronization 
  • Spread Spectrum tolerant inputs 
  • With bypass mode mux 
  • Operating frequency 60 to 210 MHz 
  • Universal input (LVTTL, LVPECL, LVDS, LVCMOS)
 

製品比較

アプリケーション

ドキュメント

分類 タイトル 日時
データシート PDF 219 KB
EOL通知 PDF 549 KB
EOL通知 PDF 545 KB
EOL通知 PDF 544 KB
製品変更通知 PDF 361 KB
製品変更通知 PDF 201 KB
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設計・開発

モデル