微細化によるデバイス特性ばらつき増大の影響を低減するSRAM回路技術を開発

~40nm世代で世界最高レベルの集積度を実現した大容量SRAMの動作を確認~

2010年06月21日

ルネサス エレクトロニクス株式会社

 ルネサス エレクトロニクス株式会社(代表取締役社長:赤尾 泰、以下ルネサス)はこのたび、 40ナノメートル(nm)世代以降のシステムLSI向けの新しいSRAM回路技術を開発いたしました。このSRAM回路技術は、プロセス微細化に伴うデバイス特性ばらつき増大の影響を低減するもので、微細化によるSRAMの小面積化のトレンドを維持することが可能となります。
 また、本技術により、40nm世代で世界最高レベルの集積度を実現した2メガビット(Mb)の大容量SRAMを試作し、その動作を確認いたしました。

 近年、デバイスの製造プロセスの微細化に伴い、デバイス素子の特性ばらつきの影響が顕在化し、LSIの性能向上のトレンドを維持することが困難になっています。LSIの構成回路の中でも特にSRAMは、この影響を受けやすく、従来技術の延長だけでは、SRAMを安定して動作させるための動作マージンが減少します。これまでは、動作マージンを維持するため、複数の電源制御回路をSRAMに付加することにより、SRAMのワード線あるいはデータ線(ビット線)などを各々制御する方式等が提唱されていました。しかしながら、この方式では、デバイス素子が微細化されても、複数の電源制御回路の面積が大きいため、SRAM全体の面積低減が難しいという問題がありました。

 このたび開発した技術は以下の通りです。

1. 動作マージン劣化の影響を低減する多段階ワード線制御技術を開発

 ワード線の電圧制御を時間的に複数段階に行い、従来方式で必要であった複数の電源制御回路を、ワード線のみを制御する回路に集約可能にした。このとき、ワード線の電圧制御をゆっくり行うことで、デバイス素子の特性ばらつきがあっても、SRAMの安定したデータの読出し・書込みが可能となった。また、電源制御回路をワード線のみで行うことで、SRAMの集積度を高めることが可能となった。

 

2. 高速化と小面積化を両立する階層SRAM回路技術を開発

 ビット線を複数に分割し、ビット線につながるSRAMセルの数を削減する階層SRAM回路技術を開発。分割されたビット線にはローカルセンスアンプという信号振幅増幅回路を付加し、本来存在するセンスアンプの動作を支援する構成とした。このことで、多段階ワード線制御で必要であったワード線のゆっくりとした制御で生じてしまうSRAMの動作速度の低下を防ぐことが可能となった。また、ローカルセンスアンプのレイアウトの工夫により、面積増加を最小限に抑えることができ、高い集積度を実現できた。

 今回当社は、これらの技術を、40nm世代プロセスによる0.248マイクロ平方メートル(μm2)サイズの微小SRAMセルに適用することで、集積度が世界最高レベルとなる2.98メガビット/平方ミリメートル(mm2)の2メガビットのSRAMを試作し、その安定動作を確認しました。

 特に低消費電力が求められる応用分野では、通常よりも低い電源電圧でSRAMを動作させることが要求されます。今回開発した技術では、低電源電圧化に伴うデバイス素子の特性ばらつき増大の影響を低減できるため、特に低電源電圧のSRAMを実現する技術としても期待できます。

 ルネサスは、今回開発したSRAM回路技術を最先端システムLSIによる一層の低コスト化と低消費電力化を実現するための基本技術とし、早期製品化を目指して研究開発を強化していく計画です。

 なお、当社は今回の成果を、6月16日から18日まで、米国ホノルルで開催される学会「VLSI回路シンポジウム(2010 Symposium on VLSI Circuits)」にて、現地時間の17日に発表しました。

 

以 上

 

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