最小規模のものを除き、PCIeシステムではPCIeに対応するクロック分配デバイス(バッファ)が必要になります。その際、1個のクロック分配デバイスで生成できるPCIe用クロックの数は、そのデバイスのピン数によって制限されます。また、基板上の配線の混み具合によって、1カ所から分配できるクロックの数が制限されることもあります。ファンアウトバッファは、基板上の高密度の個所から複数の個所に向けて1本のクロックの複製を分配することを可能にします。つまり、ファンアウトバッファは分配を行うためのクロックを出力する役割を果たすということです。またコネクタからはPCIe用クロックが1本だけ供給され、その複製が複数必要になる場合もあります。この問題も、ファンアウトバッファによって解決することができます。

RenesasのPCIe用バッファは2~19本の出力を備え、PCI Express Gen 1、Gen 2、Gen 3、Gen 4の要件に適合します。またRenesasは、PLLを内蔵するものと内蔵しないものの両方のPCIe用バッファを提供しています。前者の場合、PLLはゼロ遅延バッファを実現するために使われます。ゼロ遅延バッファでは、デバイス内部で伝搬遅延が発生しないため、トランスポート遅延が削減されます。PLLを内蔵するPCIe用バッファの中には、PLLの帯域幅を選択するためのストラップピンを備えているものがあります。それにより、ジッターのピーク値が重ならない状態でカスケード接続を行うことができます。また、このタイプのPCIe用バッファは、ストラップピンか、PLLをバイパスするためのSMBusビットのうちいずれかを備えています。PLLをバイパスすれば、PLLを内蔵するバッファを、PLLを内蔵しない純粋なファンアウトバッファとして使うことができます。対象とするシステムでスペクトラム拡散を使用したい場合でも、動作時間のうち98%は純粋なファンアウトバッファが必要になります。一方、PLLを内蔵しないPCIe用ファンアウトバッファは、PLL内蔵型のバッファが備えるバイパス用のマルチプレクサを内蔵していません。そのため、PLL内蔵型のデバイスよりも伝搬遅延が小さいという特徴があります。

ドキュメント

タイトル 分類 日付
PDF2.40 MB
概要
 

ビデオ&トレーニング

PCIe Reference Clock Jitter Budgets

IDT’s chief PCIe system architect explains the fundamental difference in reference clock jitter budgets between the first three generations of the specification and those of Gen4 and Gen5 which raise new challenges for designers.

ニュース&ブログ

ツールとリソース