概要

説明

Low skew, low jitter PLL clock driver; 1 to 5 differential clock distribution (SSTL_18)

特長

  • Feedback pins for input to output synchronization
  • Spread Spectrum tolerant inputs
  • Auto PD when input signal is at a certain logic state

製品比較

アプリケーション

ドキュメント

分類 タイトル 日付
データシート PDF 329 KB
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設計・開発

モデル