PCIe 数据通道是一个速度高达 8Gb/s 的高速串行通信接口,并且在使用 PCIe Gen4 器件时其速度可增加至 16Gb/s。 与任何串行通信接口一样,最关键的时钟参数是相位抖动。 这使得 PCIe 时钟发生器成为 PCIe 计时的核心所在,是系统性能和可靠性的决定因素。 基于 PCIe 的系统如果带有低性能时钟,可能会完全无法运行。 更危险的是,链接可能趋向于低于标榜的吞吐量,或发生大量链接错误,从而必须重新发送数据。 最后两项很危险,因为虽然系统在发挥作用,链路带宽仍会导致性能退化。

Renesas PCIe 时钟发生器提供 1 到 8 个输出端,超过了各性能节点、PCIe 1 代、2 代 和 3 代(4 代即将发布)的已知 PCIe 规格。 Renesas 还提供 1.5V、1.8V 或 3.3V 版本的高性能时钟发生器,使设计人员能够从其芯片的 FPGA 或系统中的同一电源向 PCIe 时钟发生器供电。 Renesas PCIe 发生器带集成式终端,可将输出直接连接至传输线路,从而节省大量电路板空间

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PCIe Reference Clock Jitter Budgets

IDT’s chief PCIe system architect explains the fundamental difference in reference clock jitter budgets between the first three generations of the specification and those of Gen4 and Gen5 which raise new challenges for designers.

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